Monolithic Phase-locked Loops And Clock Recovery Circuits: Theory And Design (a Selected Reprint Volume)
暫譯: 單片式鎖相迴路與時鐘恢復電路：理論與設計（精選重印卷）

Razavi

Monolithic Phase-locked Loops And Clock Recovery Circuits: Theory And Design (a Selected Reprint Volume)

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商品描述

Description:

Featuring an extensive 40 page tutorial introduction, this carefully compiled anthology of 65 of the most important papers on phase-locked loops and clock recovery circuits brings you comprehensive coverage of the field-all in one self-contained volume. You'll gain an understanding of the analysis, design, simulation, and implementation of phase-locked loops and clock recovery circuits in CMOS and bipolar technologies along with valuable insights into the issues and trade-offs associated with phase locked systems for high speed, low power, and low noise.

 

Table of Contents:

Preface.

Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits—A Tutorial (B. Razavi).

BASIC THEORY.

Theory of AFC Synchronization (W. Gruen).

Color-Carrier Reference Phase Synchronization Accuracy in NTSC Color Television (D. Richman).

Charge-Pump Phase-Locked Loops (F. Gardner).

z-Domain Model for Discrete-Time PLLs (J. Hein & J. Scott).

Analyze PLLs with Discrete Time Modeling (J. Kovacs).

Properties of Frequency Difference Detectors (F. Gardner).

Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery (D. Messerschmitt).

Analysis of Phase-Locked Timing Extraction Circuits for Pulse Code Transmission (E. Roza).

Optimization of Phase-Locked Loop Performance in Data Recovery Systems (R. Co & J. Mulligan).

Noise Properties of PLL Systems (V. Kroupa).

PLL/DLL System Noise Analysis for Low Jitter Clock Synthesizer Design (B. Kim, et al.).

Practical Approach Augurs PLL Noise in RF Synthesizers (M. O'Leary).

The Effects of Noise in Oscillators (E. Hafner).

A Simple Model of Feedback Oscillator Noise Spectrum (D. Leeson).

Noise in Relaxation Oscillators (A. Abidi & R. Meyer).

Analysis of Timing Jitter in CMOS Ring Oscillators (T. Weigandt, et al.).

Analysis, Modeling, and Simulation of Phase Noise in Monolithic Voltage-Controlled Oscillators (B. Razavi).

BUILDING BLOCKS.

Start-up and Frequency Stability in High-Frequency Oscillators (N. Nguyen & R. Meyer).

MOS Oscillators with Multi-Decade Tuning Range and Gigahertz Maximum Speed (M. Banu).

A Bipolar 1 GHz Multi-Decade Monolithic Variable-Frequency Oscillator (J. Wu).

A Digital Phase and Frequency Sensitive Detector (J. Brown).

A 3-State Phase Detector Can Improve Your Next PLL Design (C. Sharpe).

GaAs Monolithic Phase/Frequency Discriminator (I. Shahriary, et al.).

A New Phase-Locked Loop Timing Recovery Method for Digital Regenerators (J. Bellisio).

A Phase-Locked Loop with Digital Frequency Comparator for Timing Signal Recovery (J. Afonso, et al.).

Clock Recovery from Random Binary Signals (J. Alexander).

A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s (A. Pottbacker, et al.).

A Self-Correcting Clock Recovery Circuit (C. Hogge).

MODELING AND SIMULATION.

An Integrated PLL Clock Generator for 275 MHz Graphic Displays (G. Gutierrez & D. DeSimone).

The Macro Modeling of Phase-Locked Loopes for the SPICE Simulator (M. Sitkowski).

Modeling and Simulation of an Analog Charge Pump Phase-Locked Loop (S. Can & Y. Sahinkaya).

Mixed-Mode Simulation of Phase-Locked Loops (B. Antao, et al.).

Behavioral Representation for VCO and Detectors in Phase-Lock Systems (E. Liu & A. Sangiovanni-Vincentelli).

Behavioral Simulation Techniques for Phase/Delay-Locked Systems (A. Demir, et al.).

PHASE-LOCKED LOOPS.

A Monolithic Phase-Locked Loop with Detection Processor (E. Murthi).

A 200-MHz CMOS Phase-Locked Loop with Dual Phase Detectors (K. Ware, et al.).

High-Frequency Phase-Locked Loops in Monolithic Bipolar Technology (M. Soyuer & R. Meyer).

A 6-GHz Integrated Phase-Locked Loop Using AlGaAs/GaAs Heterojunction Bipolar Transistors (A. Buchwald, et al.).

A 6-GHz 60-mW BiCMOS Phase-Locked Loop with 2-V Supply (B. Razavi & J. Sung).

Design of PLL-Based Clock Generation Circuits (D. Jeong).

A Variable Delay Line PLL for CPU-Coprocessor Synchronization (M. Johnson & E. Hudson).

A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors (I. Young, et al.).

A Wide-Bandwidth Low-Voltage PLL for PowerPC Microprocessors (J. Alvarez, et al.).

A 30-128 MHz Frequency Synthesizer Standard Cell (R. Bitting & W. Repasky).

Cell-Based Fully Integrated CMOS Frequency Synthesizers (D. Mijuskovic, et al.).

Fully-Integrated CMOS Phase-Locked Loop with 15 to 240 MHz Locking Range and ±50 psec Jitter (I. Novof, et al.).

PLL Design for a 500 MB/s Interface (M. Horowitz, et al.).

CLOCK AND DATA RECOVERY CIRCUITS.

An Analog PLL-Based Clock and Data Recovery Circuit with High Input Jitter Tolerance (S. Sun).

A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2-μm CMOS (B. Kim, et al.).

A BiCMOS PLL-Based Data Separator Circuit with High Stability and Accuracy (S. Miyazawa, et al.).

A Versatile Clock Recovery Architecture and Monlithic Implementation (L. De Vito).

A 155-MHz Clock Recovery Delay- and Phase-Locked Loop (T. Lee & J. Bulzacchelli).

A Monolithic 156 Mb/s Clock and Data Recovery PLL Circuit using the Sample- and-Hold Technique (N. Ishihara & Y. Akazawa).

A Monolithic 480 Mb/s Parallel AGC/Decision/Clock Recovery Circuit in 1.2-μm CMOS (T. Hu & P. Gray).

A Monolithic 622 Mb/sec Clock Extraction and Data Retiming Circuit (B. Lai & R. Walker).

A 660 Mb/s CMOS Clock Recovery Circuit with Instantaneous Locking for NRZ Data and Burst-Mode Transmission (M. Banu & A. Dunlop).

A Monolithic 2.3-Gb/s 100-mW Clock and Data Recovery Circuit in Silicon Bipolar Technology (M. Soyuer).

A 50 MHz Phase- and Frequency-Locked Loop (R. Cordell, et al.).

NMOS ICs for Clock and Data Regeneration in Gigabit-per-Second Optical-Fiber Receivers (S. Enam & A. Abidi).

A PLL-Based 2.5-Gb/s Clock and Data Regenerator IC (H. Ransijn & P. O'Connor).

A 2.5-Gb/sec 15-mW BiCMOS Clock Recovery Circuit (B. Razavi & J. Sung).

An 8 GHz Silicon Bipolar Clock Recovery and Data Regenerator IC (A. Pottbacker & U. Langmann).

Author Index.

Subject Index.

Editor's Biography.

商品描述(中文翻譯)

描述：
本書包含一個長達40頁的詳細教程介紹，精心編輯的65篇有關相位鎖定迴路（phase-locked loops）和時鐘恢復電路（clock recovery circuits）的重要論文，為您提供該領域的全面覆蓋，所有內容均在一本自足的卷冊中。您將深入了解相位鎖定迴路和時鐘恢復電路在CMOS和雙極技術中的分析、設計、模擬和實現，並獲得有關高速度、低功耗和低噪聲的相位鎖定系統相關問題和權衡的寶貴見解。

目錄：
前言。
單片相位鎖定迴路和時鐘恢復電路的設計—教程（B. Razavi）。
基本理論。
自動頻率控制（AFC）同步理論（W. Gruen）。
NTSC彩色電視中的色彩載波參考相位同步精度（D. Richman）。
電荷泵相位鎖定迴路（F. Gardner）。
離散時間PLL的z域模型（J. Hein & J. Scott）。
使用離散時間建模分析PLL（J. Kovacs）。
頻率差檢測器的特性（F. Gardner）。
用於時序和載波恢復的PLL獲取的頻率檢測器（D. Messerschmitt）。
脈衝編碼傳輸的相位鎖定時序提取電路分析（E. Roza）。
數據恢復系統中相位鎖定迴路性能的優化（R. Co & J. Mulligan）。
PLL系統的噪聲特性（V. Kroupa）。
低抖動時鐘合成器設計的PLL/DLL系統噪聲分析（B. Kim, et al.）。
實用方法預測RF合成器中的PLL噪聲（M. O'Leary）。
振盪器中的噪聲影響（E. Hafner）。
反饋振盪器噪聲頻譜的簡單模型（D. Leeson）。
放鬆振盪器中的噪聲（A. Abidi & R. Meyer）。
CMOS環形振盪器中的時序抖動分析（T. Weigandt, et al.）。
單片電壓控制振盪器中相位噪聲的分析、建模和模擬（B. Razavi）。
基本元件。
高頻振盪器的啟動和頻率穩定性（N. Nguyen & R. Meyer）。
具有多十倍調諧範圍和千兆赫最大速度的MOS振盪器（M. Banu）。
一個雙極1 GHz多十倍單片可變頻振盪器（J. Wu）。
一個數字相位和頻率敏感檢測器（J. Brown）。
三狀態相位檢測器可以改善您的下一個PLL設計（C. Sharpe）。
GaAs單片相位/頻率鑑別器（I. Shahriary, et al.）。
一種新的相位鎖定迴路時序恢復方法，用於數字再生器（J. Bellisio）。
一個具有數字頻率比較器的相位鎖定迴路，用於時序信號恢復（J. Afonso, et al.）。
從隨機二進制信號中恢復時鐘（J. Alexander）。
一個Si雙極相位和頻率檢測IC，用於高達8 Gb/s的時鐘提取（A. Pottbacker, et al.）。
一個自我校正的時鐘恢復電路（C. Hogge）。
建模與模擬。
一個集成PLL時鐘生成器，用於275 MHz圖形顯示（G. Gutierrez & D. DeSimone）。
SPICE模擬器的相位鎖定迴路宏建模（M. Sitkowski）。
模擬和建模一個類比電荷泵相位鎖定迴路（S. Can & Y. Sahinkaya）。
相位鎖定迴路的混合模式模擬（B. Antao, et al.）。
相位鎖定系統中VCO和檢測器的行為表示（E. Liu & A. Sangiovanni-Vincentelli）。
相位/延遲鎖定系統的行為模擬技術（A. Demir, et al.）。
相位鎖定迴路。
一個具有檢測處理器的單片相位鎖定迴路（E. Murthi）。
一個200 MHz CMOS相位鎖定迴路，具有雙相位檢測器（K. Ware, et al.）。
單片雙極技術中的高頻相位鎖定迴路（M. Soyuer & R. Meyer）。
一個使用AlGaAs/GaAs異質結雙極晶體管的6 GHz集成相位鎖定迴路（A. Buchwald, et al.）。
一個6 GHz 60 mW BiCMOS相位鎖定迴路，供電電壓為2 V（B. Razavi & J. Sung）。
基於PLL的時鐘生成電路設計（D. Jeong）。
一個用於CPU-協處理器同步的可變延遲線PLL（M. Johnson & E. Hudson）。
一個具有5到110 MHz鎖定範圍的PLL時鐘生成器，用於微處理器（I. Young, et al.）。
一個用於PowerPC微處理器的寬帶低電壓PLL（J. Alvarez, et al.）。
一個30-128 MHz頻率合成器標準單元（R. Bitting & W. Repasky）。
基於單元的完全集成CMOS頻率合成器（D. Mijuskovic, et al.）。
具有15到240 MHz鎖定範圍和±50 psec抖動的完全集成CMOS相位鎖定迴路（I. Novof, et al.）。
500 MB/s接口的PLL設計（M. Horowitz, et al.）。
時鐘和數據恢復電路。
一個基於類比PLL的時鐘和數據恢復電路，具有高輸入抖動容忍度（S. Sun）。
一個30 MHz混合類比/數字時鐘恢復電路，使用2微米CMOS（B. Kim, et al.）。
一個基於BiCMOS的高穩定性和高精度數據分離電路（S. Miyazawa, et al.）。
一個多功能時鐘恢復架構和單片實現（L. De Vito）。
一個155 MHz時鐘恢復延遲和相位鎖定迴路（T. Lee & J. Bulzacchelli）。
一個使用取樣保持技術的單片156 Mb/s時鐘和數據恢復PLL電路（N. Ishihara & Y. Akazawa）。
一個在1.2微米CMOS中實現的單片480 Mb/s並行AGC/決策/時鐘恢復電路（T. Hu & P. Gray）。
一個單片622 Mb/sec時鐘提取和數據重定時電路（B. Lai & R. Walker）。
一個660 Mb/s CMOS時鐘恢復電路，具有即時鎖定功能，適用於NRZ數據和突發模式傳輸（M. Banu & A. Dunlop）。
一個在矽雙極技術中實現的單片2.3 Gb/s 100 mW時鐘和數據恢復電路（M. Soyuer）。
一個50 MHz相位和頻率鎖定迴路（R. Cordell, et al.）。
用於千兆位每秒光纖接收器的時鐘和數據再生的NMOS IC（S. Enam & A. Abidi）。
一個基於PLL的2.5 Gb/s時鐘和數據再生IC（H. Ransijn & P. O'Connor）。
一個2.5 Gb/sec 15 mW BiCMOS時鐘恢復電路（B. Razavi & J. Sung）。
一個8 GHz矽雙極時鐘恢復和數據再生IC（A. Pottbacker & U. Langmann）。
作者索引。
主題索引。
編輯的簡介。

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