VHDL Design Representation and Synthesis, 2/e
暫譯: VHDL 設計表示法與綜合，第2版

James R. Armstrong , F. Gail Gray

VHDL Design Representation and Synthesis, 2/e
  • 出版商: Prentice Hall
  • 出版日期: 2000-01-31
  • 售價: $1,150
  • 貴賓價: 9.8 折 $1,127
  • 語言: 英文
  • 頁數: 651
  • ISBN: 9867594266
  • ISBN-13: 9789867594266

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商品描述

For senior/graduate-level courses in Advanced Digital Design and Advanced Digital Logic in departments of electrical engineering, computer engineering, and computer science.

Intended to teach a synthesis-based approach to design using a hardware description language (i.e., VHDL), this text focuses on the synthesis process in how to translate VHDL descriptions into gate level logic. It teaches the VHDL language in detail, describes modeling at three different levels of abstraction (algorithmic, data flow, and gate level), and explains the ASIC Design Process. Illustrations of synthesis with standard cell libraries and FPGAs are given using Synopsys and Xilinx tools.

Table of Contents

Preface.
1. Structured Design Concepts.

The Abstraction Hierarchy. Textual vs Pictorial Representations. Types of Behavioral Descriptions. Design Process. Structural Design Decomposition. The Digital Design Space.


2. Design Tools.

CAD Tool Taxonomy. Schematic Editors. Simulators. The Simulation System. Simulation Aids. Applications of Simulation. Synthesis Tools.


3. Basic Features of VHDL.

Major Language Constructs.


3. Lexical Description. Character Set.

VHDL Source File. Data Types. Data Objects. Language Statements. Advanced Features of VHDL. The Formal Nature of VHDL. VHDL 93. Summary.


4. Basic VHDL Modeling Techniques.

Modeling Delay in VHDL. The VHDL Scheduling Algorithm. Modeling Combinational and Sequential Logic. Logic Primitives.


5. Algorithmic Level Design.

General Algorithmic Model Development in the Behavioral Domain. Representation of System Interconnections. Algorithmic Modeling of Systems.


6. Register Level Design.

Transition from Algorithmic to Data Flow Descriptions. Timing Analysis. Control Unit Design. Ultimate RISC Machine.


7. Gate Level and ASIC Library Modeling.

Accurate Gate Level Modeling. Error Checking. Multivalued Logic for Gate Level Modeling. Configuration Declarations for Gate Level Models. Modeling Races and Hazards. Approaches to Delay Control.


8. HDL-Based Design Techniques.

Design of Combinational Logic Circuits. Design of Sequential Logic Circuits. Design of Microprogrammed Control Units.


9. ASICs and the ASIC Design Process.

What is an ASIC? ASIC Circuit Technology. Types of ASICs. The ASIC Design Process. FPGA Synthesis.


10. Modeling for Synthesis.

Behavioral Model Development. The Semantics of Simulation and Synthesis. Modeling Sequential Behavior. Modeling Combinational Circuits for Synthesis. Inferred Latches and Don't Cares. Tristate Circuits. Shared Resources. Flattening and Structuring. Effect of Modeling Style On Circuit Complexity.


11. Integration of VHDL into a Top-Down Design Methodology.

Top-Down Design Methodology. Sobel Edge Detection Algorithm. System Requirements Level. System Definition Level. Architecture Design. Detailed Design at the RTL Level. Detailed Design at the Gate Level.


12. Synthesis Algorithms for Design Automation.

Benefits of Algorithmic Synthesis. Algorithmic Synthesis Tasks. Scheduling Techniques. Allocation Techniques. State of the Art in High-Level Synthesis. Automated Synthesis of VHDL Constructs.


Index.
References.
About the Authors.
About the CD.
Index.

商品描述(中文翻譯)

本書適用於電機工程、計算機工程及計算機科學系的高年級/研究生級進階數位設計及進階數位邏輯課程。

本書旨在教授使用硬體描述語言（即 VHDL）進行設計的合成基礎方法，重點在於如何將 VHDL 描述轉換為閘級邏輯的合成過程。它詳細介紹了 VHDL 語言，描述了三種不同抽象層次的建模（算法層次、數據流層次和閘級層次），並解釋了 ASIC 設計過程。使用 Synopsys 和 Xilinx 工具展示了使用標準單元庫和 FPGA 的合成插圖。

目錄
前言
1. 結構化設計概念
抽象層次。文本與圖形表示。行為描述的類型。設計過程。結構化設計分解。數位設計空間。

2. 設計工具
CAD 工具分類。原理圖編輯器。模擬器。模擬系統。模擬輔助工具。模擬的應用。合成工具。

3. VHDL 的基本特徵
主要語言結構。

3. 詞彙描述。字符集。
VHDL 源文件。數據類型。數據對象。語言語句。VHDL 的進階特徵。VHDL 93。總結。

4. 基本 VHDL 建模技術
在 VHDL 中建模延遲。VHDL 調度算法。建模組合邏輯和時序邏輯。邏輯原語。

5. 算法層次設計
行為域中的一般算法模型開發。系統互連的表示。系統的算法建模。

6. 寄存器層次設計
從算法描述到數據流描述的過渡。時序分析。控制單元設計。最終的 RISC 機器。

7. 閘級和 ASIC 庫建模
準確的閘級建模。錯誤檢查。閘級建模的多值邏輯。閘級模型的配置聲明。建模競爭和危險。延遲控制的方法。

8. 基於 HDL 的設計技術
組合邏輯電路的設計。時序邏輯電路的設計。微程序控制單元的設計。

9. ASIC 及 ASIC 設計過程
什麼是 ASIC？ASIC 電路技術。ASIC 的類型。ASIC 設計過程。FPGA 合成。

10. 合成建模
行為模型開發。模擬和合成的語義。建模時序行為。為合成建模組合電路。推斷鎖存器和不關心條件。三態電路。共享資源。扁平化和結構化。建模風格對電路複雜度的影響。

11. 將 VHDL 整合到自上而下的設計方法論中
自上而下的設計方法論。Sobel 邊緣檢測算法。系統需求層次。系統定義層次。架構設計。RTL 層次的詳細設計。閘級的詳細設計。

12. 設計自動化的合成算法
算法合成的好處。算法合成任務。調度技術。分配技術。高階合成的最新技術。VHDL 結構的自動合成。

索引
參考文獻
關於作者
關於 CD
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