數字邏輯設計與計算機組成 数字逻辑设计与计算机组成

Nikrouz Faroughi，加利福尼亞州立大學薩克拉門托分校教授、計算機科學系研究生專員和計算機工程專業教師。從密西根州立大學獲得計算機工程學士學位、計算機科學碩士學位、電子工程碩士學位和計算機工程方向的電子工程博士學位。曾任職系統分析師，並曾作為顧問和技術經理在英特爾公司工作，目前在該公司兼職。

目錄
Digital Logic Design and Computer Organization with Computer Architecture for Security 
出版者的話
譯者序
前言
致謝
第1章導論1 
1.1簡介1 
1.1.1數據表示1 
1.1.2數據通路5 
1.1.3計算機系統5 
1.1.4嵌入式系統7 
1.2邏輯設計7 
1.2.1電路最小化8 
1.2.2實現9 
1.2.3電路類型10 
1.2.4計算機輔助設計工具12 
1.3計算機組成13 
1.4計算機體系結構13 
1.4.1流水線14 
1.4.2並行性15 
1.5計算機安全19 
參考文獻19 
練習19 
第2章組合電路：小型設計22 
2.1簡介22 
2.2邏輯表達式24 
2.2.1乘積的和表達式25 
2.2.2和的乘積表達式27 
2.3規範表達式29 
2.3.1極小項29 
2.3.2極大項30 
2.4邏輯化簡30 
2.4.1卡諾圖31 
2.4.2 K圖化簡33 
2.5邏輯化簡算法37 
2.6電路時序圖43 
2.6.1信號傳播延遲45 
2.6.2扇入和扇出45 
2.7其他邏輯門46 
2.7.1緩存46 
2.7.2集電極開路緩衝區46 
2.7.3三態緩存48 
2.8設計實例50 
2.8.1全加器50 
2.8.2多路選擇器52 
2.8.3譯碼器5 4 
2.8.4編碼器55 
2.9實現57 
2.9.1可編程邏輯器件57 
2.9.2設計流程58 
2.10硬件描述語言60 
2.10.1結構模型60 
2.10.2傳輸延遲仿真63 
2.10.3行為建模65 
2.10 .4綜合與仿真67 
參考文獻69 
練習69 
第3章組合電路：大型設計72 
3.1簡介72 
3.2算術函數74 
3.3加法器74 
3.3.1進位傳輸加法器74 
3.3.2先行進位加法器75 
3.4減法器81 
3.5 2的補碼加法/減法器83 
3.6算術邏輯單元86 
3.6.1設計部分：位並行87 
3.6.2設計部分：位串行91 
3.7設計實例93 
3.7.1乘法器93 
3.7.2除法器95 
3.8實數算術96 
3.8.1浮點數標準97 
3.8.2浮點數據空間98 
3.8.3浮點運算100 
3.8.4浮點單元104 
參考文獻105 
練習105 
第4章時序電路：核心模塊109 
4.1簡介109 
4.2 SR鎖存器110 
4.3 D鎖存器113 
4.4鎖存器的缺陷114 
4.5 D觸發器115 
4.5.1選擇電路116 
4.5.2操作規範116 
4.5.3建立和保持時間116 
4.6無相位差的時鐘頻率估計120 
4.7觸發器使能120 
4.8其他觸發器121 
4.9硬件描述語言模型122 
參考文獻124 
練習125 
第5章時序電路：小型設計127 
5.1簡介127 
5.2狀態機介紹：寄存器設計128 
5.2.1寄存器模型129 
5.2.2多功能寄存器130 
5.3 FSM設計132 
5.3. 1二進制編碼狀態134 
5.3.2獨熱碼狀態137 
5.4計數器142 
5.5容錯FSM 149 
5.6時序電路的時序154 
5.6.1帶有時鐘相位差的時鐘頻率評估157 
5.6.2異步接口157 
5.7硬件描述語言模型159 
參考文獻164 
練習164 
第6章時序電路：大型設計168 
6.1簡介168 
6.2數據通路設計169 
6.2.1單週期170 
6.2.2多周期171 
6.2.3流水線171 
6.3控制單元設計技術175 
6.3.1硬件控制單元：FSD 176 
6.3.2微程序控制176 
6.3.3硬件控制：流水線180 
6.4能源和功率消耗181 
6.5設計實例183 
6.5.1無符號串行乘法器184 
6.5.2帶符號串行乘法器192 
6.5.3計算機圖形學：旋轉199 
參考文獻211 
練習211 
第7章存儲器214 
7.1簡介214 
7.2存儲技術215 
7.2.1只讀存儲器215 
7.2.2隨機存 存儲器215 
7.2.3應用217 
7.3存儲單元陣列217 
7.3.1字存取218 
7.3.2突發訪問218 
7.4存儲器組織結構220 
7.4.1現代DRAM 221 
7.4.2 SRAM存儲單元模型223 
7.4.3 SRAM芯片內部組織結構223 
7.4.4存儲單元設計225 
7.5存儲時序228 
7.5.1 SRAM 228 
7.5.2 DRAM 230 
7.5.3 SDRAM 231 
7.5.4 DDR SDRAM 232 
7.6存儲器體系結構232 
7.6.1高位交叉存儲233 
7.6. 2低位交叉存儲233 
7.6.3多通道234 
7.7設計實例：多處理器存儲結構236 
7.7.1 UMA與NUMA 236 
7.7.2 NUMA應用236 
7.8 HDL模型237 
參考文獻240 
練習240 
第8章指令集體系結構243 
8.1簡介243 
8.1.1指令類型244 
8.1.2程序翻譯244 
8.1.3指令周期244 
8.2指令集體系結構的類型246 
8.2.1尋址模式246 
8.2.2指令格式247 
8.2.3堆棧ISA 247 
8.2 .4累加器ISA 249 
8.2.5 CISC-ISA 249 
8.2.6 RISC-ISA 250 
8.3設計示例250 
8.3.1累加器ISA指令集設計250 
8.3.2累加器ISA處理器：單週期255 
8.3.3累加器ISA處理器：流水線259 
8.3.4 RISC-ISA處 器266 
8.4先進的處理器架構269 
8.4.1深度流水線269 
8.4.2分支預測技術271 
8.4.3指令級並行278 
8.4.4多線程284 
參考文獻288 
練習288 
第9章計算機體系結構：互連293 
9.1簡介293 
9.2存儲器控制器298 
9.2.1