數字邏輯與數字系統設計

目錄

第1章數字邏輯基礎/1

1.1數字系統概述1

1.2信息的二進製表示3

1.2.1進位計數制與進制轉換3

1.2.2帶符號二進制小數的表示方法6

1.2.3數的定點與浮點表示法8

1.2.4字符的二進製表示9

1.2.5可靠性編碼11

1.3布爾代數的基本概念12

1.3.1布爾函數及真值表12

1.3.2布爾函數的基本運算13

1.3.3布爾函數的常用運算14

1.4布爾代數的公式、定理和規則15

1.4.1公式15

1.4.2定理17

1.4.3規則17

1.5布爾函數的形式及變換18

1.5.1積之和與和之積形式18

1.5.2標準積之和與標準和之積20

1.5.3布爾函數的與非、或非、與或非及異或表示23

1.5.4完全確定布爾函數與不完全確定布爾函數25

1.6布爾函數的代數化簡26

1.6.1與或式的代數化簡26

1.6.2或與式的代數化簡27

1.7布爾函數的卡諾圖化簡28

1.7.1真值表的卡諾圖表示28

1.7.2卡諾圖化簡的實質28

1.7.3布爾函數在卡諾圖上的表示31

1.7.4卡諾圖化簡方法31

1.7.5卡諾圖化簡實例33

1.8多輸出布爾函數的化簡37

本章小結38

習題138

第2章布爾函數的邏輯實現/44

2.1布爾函數的門電路實現44

2.1.1邏輯門電路符號45

2.1.2布爾函數的門電路實現45

2.1.3集成邏輯門電路47

2.2布爾函數的門陣列實現50

2.2.1可編程邏輯器件簡介50

2.2.2布爾函數的門陣列實現原理51

2.2.3可編程門陣列符號52

2.2.4布爾函數的門陣列實現53

2.3數字電路的VHDL描述55

2.3.1VHDL概述56

2.3.2VHDL程序的基本結構56

2.3.3VHDL的基本語言元素63

2.3.4VHDL的順序語句72

2.3.5VHDL的並發語句78

2.3.6VHDL的子程序82

2.3.7VHDL的3種描述方式83

2.3.8VHDL描述示例84

2.3.9VHDL模塊的功能模擬測試88

本章小結89

習題290

第3章組合邏輯電路/91

3.1組合邏輯電路概述91

3.1.1組合邏輯電路模型及特點91

3.1.2組合邏輯電路的描述方法91

3.2組合邏輯電路設計93

3.2.1組合邏輯電路設計過程93

3.2.2組合邏輯電路設計舉例93

3.3組合邏輯電路分析101

3.4常用組合邏輯電路的分析與應用102

3.4.1二進制加法器102

3.4.2編碼器108

3.4.3解碼器112

3.4.4數據選擇器114

3.4.5數據分配器116

3.4.6數值比較器117

3.5組合邏輯電路的競爭與險象120

3.5.1組合險象120

3.5.2組合險象的發現和消除122

3.6用VHDL描述組合邏輯電路124

3.6.1用VHDL描述組合邏輯電路的基本方法124

3.6.2用VHDL描述組合邏輯電路舉例125

本章小結127

習題3127

第4章時序邏輯電路與觸發器/132

4.1時序機與時序邏輯電路132

4.1.1時序機132

4.1.2時序邏輯電路135

4.2鎖存器136

4.2.1交叉耦合反相器構成的雙穩態電路136

4.2.2基本RS鎖存器137

4.2.3門控RS鎖存器139

4.2.4JK鎖存器140

4.2.5D鎖存器141

4.2.6CMOS傳輸門構成的D鎖存器142

4.3鎖存器的空翻現象與觸發器的邊沿觸發142

4.4主從觸發器143

4.4.1主從RS觸發器143

4.4.2主從JK觸發器144

4.4.3主從D觸發器146

4.5邊沿觸發器147

4.5.1正邊沿觸發的維持阻塞型D觸發器147

4.5.2負邊沿觸發的延遲型JK觸發器150

4.6T觸發器153

4.7集成觸發器155

4.7.1集成RS鎖存器155

4.7.2集成D鎖存器156

4.7.3集成JK觸發器157

4.7.4集成D觸發器158

4.8觸發器的VHDL描述160

4.8.1VHDL描述時序電路的相關知識160

4.8.2觸發器的VHDL描述162

4.8.3基本RS鎖存器的VHDL描述163

本章小結164

習題4164

第5章同步時序邏輯電路/168

5.1同步時序邏輯電路概述168

5.1.1同步時序邏輯電路模型及特點168

5.1.2同步時序邏輯電路的描述方法169

5.2同步時序邏輯電路的設計170

5.2.1建立原始狀態圖和原始狀態表171

5.2.2狀態表化簡174

5.2.3狀態分配181

5.2.4用集成觸發器和邏輯器件實現183

5.2.5電路的掛起與自啟動186

5.3同步時序邏輯電路的設計舉例191

5.4同步時序邏輯電路的分析202

5.5常用同步時序邏輯電路205

5.5.1寄存器205

5.5.2計數器206

5.5.3節拍信號發生器209

5.6同步時序邏輯電路的VHDL描述210

5.6.1用VHDL的3種風格描述同步時序邏輯電路210

5.6.2用VHDL描述同步計數器215

本章小結216

習題5216

第6章異步時序邏輯電路/223

6.1異步時序邏輯電路概述223

6.2脈沖異步時序邏輯電路224

6.2.1脈沖異步時序邏輯電路的設計224

6.2.2脈沖異步時序邏輯電路的分析227

6.3電平異步時序邏輯電路230

6.3.1電平異步時序邏輯電路概述230

6.3.2電平異步時序邏輯電路的設計234

6.3.3電平異步時序邏輯電路的分析242

本章小結245

習題6245

第7章數字集成邏輯電路/249

7.1數字集成電路概述249

7.1.1數字集成電路的發展歷史249

7.1.2數字集成電路的分類249

7.2集成邏輯門電路250

7.2.1邏輯值的物理量表示251

7.2.2半導體器件的開關特性251

7.2.3TTL基本邏輯門電路256

7.2.4TTL集成邏輯門電路258

7.2.5MOS集成門電路261

7.2.6OC門、OD門與三態門264

7.2.7集成邏輯門電路的工作特性與參數268

7.2.8集成邏輯門電路的使用常識271

7.2.9數字電路的實現、連接與測試273

7.3PLD器件274

7.3.1PLD器件的分類275

7.3.2SPLD器件基本結構276

7.3.3SPLD器件類型281

7.3.4用SPLD器件實現數字電路288

7.4CPLD、FPGA器件及EDA開發292

7.4.1CPLD、FPGA器件概述292

7.4.2基於PT結構的CPLD293

7.4.3基於LUT結構的FPGA295

7.4.4IP核303

7.4.5EDA開發流程303

本章小結306

習題7306

第8章脈沖產生與整形電路/313

8.1555時基電路313

8.1.1555定時器的基本組成及功能313

8.1.2555定時器的工作原理315

8.2施密特觸發器315

8.2.1施密特觸發器的滯回觸發特性315

8.2.2由555定時器構成的施密特觸發器316

8.2.3由TTL、COMS門電路構成的施密特觸發器317

8.2.4集成施密特觸發器及其應用317

8.3單穩態觸發器318

8.3.1由555定時器構成的單穩態觸發器318

8.3.2集成單穩態觸發器320

8.3.3單穩態觸發器的應用321

8.4多諧振盪器322

8.4.1由555定時器構成的RC多諧振盪器322

8.4.2石英晶體振盪器323

本章小結325

習題8325

第9章數字系統綜合設計/331

9.1數字系統的層次化設計方法331

9.1.1數字系統的層次化描述331

9.1.2數字系統的層次化設計表示方法332

9.1.3數字系統的設計過程334

9.2數字時鐘的層次化結構設計334

9.2.1問題的提出334

9.2.2系統分析與頂層設計334

9.2.3功能級層次化描述336

9.2.4計時模塊的功能細化341

9.2.5鬧鐘模塊的功能細化344

9.2.6顯示控制模塊的功能細化346

9.2.7數字時鐘的層次化設計結構348

9.3數字時鐘的邏輯電路實現348

9.3.1第一層次設計的邏輯電路實現349

9.3.2第二層次設計的邏輯電路實現350

9.3.3計時模塊的邏輯電路實現358

9.3.4鬧鐘模塊的邏輯電路實現362

9.3.5顯示控制模塊的邏輯電路實現363

9.4數字時鐘的VHDL描述366

9.4.1第一層次設計的VHDL描述366

9.4.2第二層次設計的VHDL描述372

9.4.3計時模塊的VHDL描述379

9.4.4鬧鐘模塊的VHDL描述383

9.4.5顯示控制模塊的VHDL描述384

9.5數字時鐘的模擬測試386

9.5.1數字時鐘邏輯電路的模擬測試386

9.5.2數字時鐘VHDL的功能模擬測試389

本章小結392

習題9393

參考文獻/395