數字電路與邏輯設計——基於Verilog HDL和Quartus Prime（新形態版）

配套資源

第1章數制和碼制

視頻講解： 57分鐘，5集

1．1幾種常用的數制

1．1．1r進制

1．1．2二進制

1．1．3八進制

1．1．4十六進制

1．2數制之間的轉換

1．2．1十進制轉換為二進制

1．2．22K進制之間的轉換

1．2．3基本二進制算術運算

1．3有符號的二進制數

1．3．1符號位數值

1．3．2有符號的補碼

1．3．3有符號補碼的加減法

1．4溢出

1．5幾種常見的二進制編碼

1．5．1BCD碼

1．5．2ASCII碼

1．5．3格雷碼

習題

第2章邏輯代數

視頻講解： 52分鐘，11集

2．1基本邏輯運算和邏輯門

2．1．1“與”運算

2．1．2“或”運算

2．1．3“非”運算

2．1．4“與非”和“或非”運算

2．1．5“異或”和“同或”運算

2．2邏輯代數的基本定理

2．3邏輯代數的基本規則

2．3．1代入規則

2．3．2反演規則

2．3．3對偶規則

2．4常用的邏輯代數公式

2．5邏輯函數的表示方法和邏輯化簡

2．6邏輯函數的兩種標準表達形式

2．6．1最小項和最小項的和

2．6．2最大項和最大項的積

2．6．3最小項表達式和最大項表達式之間的關系

2．7邏輯函數不同表示方式間的轉換

2．7．1真值表與邏輯函數式間的轉換

2．7．2邏輯函數式和邏輯電路圖之間的轉換

2．7．3真值表到波形圖

2．8卡諾圖化簡

2．8．1卡諾圖

2．8．2由邏輯函數畫出卡諾圖

2．8．3用卡諾圖化簡邏輯函數

2．8．4有無關項邏輯函數的化簡

習題

第3章CMOS門電路

視頻講解： 49分鐘，5集

3．1邏輯值的表示

3．2MOS管結構和工作原理

3．3NMOS門電路

3．4CMOS門電路

3．4．1CMOS反相器

3．4．2CMOS邏輯門

3．5傳輸門和三態緩沖器

3．6CMOS門電路的傳播延時和功耗

3．6．1傳播延時

3．6．2功耗

習題

第4章組合邏輯電路

視頻講解： 78分鐘，10集

4．1組合邏輯電路的概述

4．2組合邏輯電路的分析和設計方法

4．2．1組合邏輯電路的分析方法

4．2．2組合邏輯電路的設計方法

4．2．3常用的基本邏輯功能

4．3多路選擇器

4．3．1多路選擇器設計

4．3．2多路選擇器的級聯

4．3．3用多路選擇器實現邏輯函數

4．4編碼器

4．4．1普通二進制編碼器

4．4．2優先編碼器

4．5解碼器

4．5．1二進制解碼器

4．5．2用小解碼器實現大解碼器

4．5．3用二進制解碼器實現邏輯函數

4．5．47段數碼管顯示解碼器

4．6比較器

4．7加法器

4．7．1自頂向下的設計

4．7．2半加器和全加器

4．7．3進制傳播加法器

4．7．4提前進制加法器

4．7．5加減法器

4．8組合邏輯電路的時序

4．8．1傳播延時和最小延時

4．8．2競爭和冒險

習題

第5章鎖存器、觸發器和寄存器

視頻講解： 66分鐘，6集

5．1SR和鎖存器

5．1．1SR鎖存器

5．1．2鎖存器

5．2門控SR鎖存器

5．3D鎖存器

5．4主從邊沿觸發器

5．4．1主從邊沿D觸發器

5．4．2帶異步復位和置位的D觸發器

5．5寄存器

5．6移位寄存器

5．6．1基本移位寄存器

5．6．2具有並行訪問功能的移位寄存器

5．6．3雙向移位寄存器

習題

第6章同步時序電路

視頻講解： 150分鐘，16集

6．1同步時序電路的結構

6．2同步時序電路分析

6．3同步時序電路設計

6．3．1同步時序電路設計方法

6．3．2Moore機設計舉例

6．3．3Mealy機設計舉例

6．3．4狀態的編碼

6．4計數器

6．4．1同步模2n遞增計數器

6．4．2同步模2n雙向計數器

6．4．3同步BCD計數器

6．5移存型計數器

6．5．1環形計數器

6．5．2扭環計數器

6．6計數器的應用

6．6．1分頻器

6．6．2序列信號發生器

6．7有限狀態機（FSM）

6．7．1SM圖

6．7．2設計舉例： 序列檢測

6．7．3設計舉例： 邊沿檢測

6．8同步時序電路的時序分析

6．8．1觸發器基本時序參數

6．8．2時序分析

習題

第7章半導體存儲器和可編程邏輯器件

7．1概述

7．1．1存儲器基本概念

7．1．2存儲器的分類

7．2ROM

7．2．1ROM的結構

7．2．2各種類型的ROM

7．3RAM

7．3．1SRAM

7．3．2DRAM

7．4存儲器容量的擴展

7．4．1位擴展

7．4．2字擴展

7．5可編程邏輯器件

7．5．1可編程邏輯器件的概念

7．5．2簡單可編程邏輯器件

7．5．3復雜可編程邏輯器件

7．5．4現場可編程門陣列

習題

第8章可編程邏輯器件開發工具Quartus Prime

視頻講解： 16分鐘，3集

8．1可編程邏輯器件設計流程

8．2Quartus使用

8．2．1Quartus簡介

8．2．2新建工程

8．2．3設計輸入

8．2．4編譯

8．2．5引腳分配

8．2．6模擬

8．2．7編程和配置

8．3使用Questa完成模擬驗證

8．3．1在Quartus中調用Questa進行模擬

8．3．2單獨使用Questa進行模擬

習題

第9章硬件描述語言Verilog基礎

視頻講解： 108分鐘，13集

9．1概述

9．2Verilog HDL程序的結構

9．2．1模塊和埠聲明

9．2．2模塊內連線和寄存器

9．2．3模塊功能描述

9．3Verilog HDL基本元素

9．3．1標識符

9．3．2邏輯值

9．3．3字面常量

9．3．4數據類型

9．3．5參數

9．3．6矢量和數組

9．3．7運算符和表達式

9．3．8操作數的數據寬度

9．4數據流描述

9．4．1連續賦值語句

9．4．2用連續賦值語句描述組合邏輯電路

9．5行為描述

9．5．1always過程塊

9．5．2語句塊

9．5．3過程賦值語句

9．5．4過程賦值語句和連續賦值語句的不同

9．5．5if語句

9．5．6case語句

9．5．7循環語句

9．6結構描述

9．6．1模塊實例化語句

9．6．2generate語句

9．6．3Verilog HDL的內置門級元件

9．7編譯預處理語句

9．7．1宏定義

9．7．2條件編譯

9．7．3文件包含

9．8寫測試平臺(testbench)

9．8．1系統任務和編譯指令

9．8．2用於模擬的基本語句

9．8．3測試平臺的結構

9．8．4激勵信號波形的產生

9．8．5測試平臺實例

習題

第10章用Verilog HDL描述數字電路模塊

視頻講解： 84分鐘，10集

10．1組合邏輯電路描述

10．1．1多路選擇器

10．1．2解碼器

10．1．3移位器

10．1．4加法器

10．2時序電路描述

10．2．1鎖存器、觸發器和寄存器

10．2．2移位寄存器

10．2．3計數器

10．2．4分頻器

10．2．5序列信號發生器

10．3狀態機描述

10．3．1序列信號發生器

10．3．2序列檢測器

10．3．3交通燈控制器

習題

第11章寄存器傳輸級設計

視頻講解： 42分鐘，4集

11．1寄存器傳輸級設計的特點

11．1．1RTL設計的電路結構

11．1．2RT運算和數據通路

11．2RTL設計方法

11．2．1從算法到ASM圖

11．2．2從ASM圖到ASMD圖

11．2．3從ASMD圖到FSMD圖

11．3設計舉例

11．3．1重復累加型乘法器

11．3．2改進的重復累加型乘法器

11．3．3移位累加型乘法器

11．3．4改進的移位累加型乘法器

習題

第12章一個簡單的可編程處理器

視頻講解： 26分鐘，3集

12．1概述

12．1．1專用處理器和可編程處理器

12．1．2RISC處理器和CISC處理器

12．2可編程RISC處理器基本結構

12．2．1數據通路結構

12．2．2控制通路結構

12．3設計一個簡單的RISC處理器

12．3．1指令集

12．3．2數據通路設計

12．3．3控制通路設計

12．3．4處理器的Verilog HDL模型

12．4指令集擴展的RISC處理器

12．4．1指令集擴展

12．4．2數據通路

12．4．3控制通路

12．5處理器的進一步擴展和改進

12．5．1指令集擴展

12．5．2性能改進

習題

第13章模數和數模轉換

13．1概述

13．2模數轉換

13．2．1模數轉換基本原理

13．2．2模數轉換器的性能指標

13．3常見的ADC結構

13．3．1並行比較型ADC

13．3．2逐次逼近型ADC

13．3．3ΣΔ型ADC

13．4數模轉換

13．4．1數模轉換基本原理

13．4．2數模轉換器的性能指標

13．5常見的DAC結構

13．5．1權電阻型DAC

13．5．2R2R倒T型電阻網絡DAC

習題

參考文獻