深入理解微電子電路設計 — 數字電子技術及應用（原書第5版）

宋廷強，青島科技大學信息科學技術學院副院長兼大數據學院副院長，博士，碩士生導師，中國計算機學會會員，山東省計算機學會機器人專委會委員。
長期從事集成電路設計、嵌入式系統設計、3D打印、計算機控制技術、人工智能等領域的教學與科研工作。
參研或主持國家863計劃項目、國家自然科學基金項目、山東省重點研發項目、山東省自然科學基金項目、青島市科技規劃項目等10餘項，獲發明專利5項、實用新型專利3項、軟件著作權10項，主編教材3部，譯著4部，發表論文30多篇，獲得過省計算機應用成果三等獎、青島市科技進步二等獎等獎項，指導學生科技創新獲獎40多項。

第1章 數字電子電路簡介
1.1 理想邏輯門
1.2 邏輯電平和噪聲容限
1.2.1 邏輯電平
1.2.2 噪聲容限
1.2.3 邏輯門的設計目標
1.3 邏輯門的動態響應
1.3.1 上升時間和下降時間
1.3.2 傳輸延遲
1.3.3 功耗-延遲積
1.4 布爾代數回顧
1.5 NMOS邏輯設計
1.5.1 帶負載電阻的NMOS反相器
1.5.2 Ms的W/L設計
1.5.3 負載電阻設計
1.5.4 負載線的可視化
1.5.5 開關器件的導通電阻
1.5.6 噪聲容限分析
1.5.7 VIL和VOH的計算
1.5.8 VIH和VOL的計算
1.5.9 電阻負載反相器噪​​聲容限
1.5.10 負載電阻問題
1.6 晶體管替代負載電阻方案
1.6.1 NMOS飽和負載反相器
1.6.2 帶線性負載設備的NMOS反相器
1.6.3 帶耗盡型負載的NMOS反相器
1.7 NMOS反相器小結與比較
1.8 速度飽和對靜態反相器設計的影響
1.8.1 開關晶體管設計
1.8.2 負載晶體管設計
1.8.3 速度飽和影響小結
1.9 NMOS與非門及或非門
1.9.1 或非門
1.9.2 與非門
1.9.3 NMOS耗盡型工藝中的或非門及與非門版圖
1.10 複雜NMOS邏輯設計
1.11 功耗
1.11.1 靜態功耗
1.11.2 動態功耗
1.11.3 MOS邏輯門的功率縮放
1.12 MOS邏輯門的動態特性
1.12.1 邏輯電路中的電容
1.12.2 帶阻性負載的NMOS反相器的動態響應
1.12.3 比較NMOS延遲反相器
1.12.4 速度飽和對反相器延遲的影響
1.12.5 基於參考電路仿真的縮放
1.12.6 固有門延遲的環形振盪器測量法
1.12.7 無負載反相器的延遲
1.13 PMOS邏輯
1.13.1 PMOS反相器
1.13.2 與非門和或非門
小結
關鍵詞
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習題

第2章 CMOS邏輯電路設計
2.1 CMOS反相器
2.2 CMOS反相器的靜態特性
2.2.1 CMOS電壓傳輸特性
2.2.2 CMOS反相器的噪聲容限
2.3 CMOS反相器的動態特性
2.3.1 傳播延遲估計
2.3.2 上升時間和下降時間
2.3.3 按性能等比例縮放
2.3.4 速度飽和效應對CMOS反相器延遲的影響
2.3.5 級聯反相器延遲
2.4 CMOS功耗及功耗-延遲積
2.4.1 靜態功耗
2.4.2 動態功耗
2.4.3 功耗-延遲積
2.5 CMOS或非門和與非門
2.5.1 CMOS或非門
2.5.2 CMOS與非門
2.6 CMOS複雜門電路設計
2.7 邏輯門的最小尺寸設計及性能
2.8 級聯緩衝器
2.8.1 級聯緩衝器延遲模型
2.8.2 最優級數
2.9 CMOS傳輸門
2.10 雙穩態電路
2.10.1 雙穩態鎖存器
2.10.2 RS觸發器
2.10.3 採用傳輸門的D鎖存器
2.1O.4 主從D觸發器
2.11 CMOS閂鎖效應
小結
關鍵詞
參考文獻
習題

第3章 MOS存儲器及其電路
3.1 隨機存取存儲器
3.1.1 RAM存儲器架構
3.1.2 256Mb存儲器芯片
3.2 靜態存儲器單元
3.2.1 內存單元的隔離和訪問（6-T單元）
3.2.2 讀操作
3.2.3 向6-T單元寫數據
3.3 動態存儲單元
3.3.1 1-T單元
3.3.2 1-T單元的數據存儲
3.3.3 1-T單元的數據讀取
3.3.4 4-T單元
3.4 感測放大器
3.4.1 6-T單元的感測放大器
3.4.2 1-T單元的感測放大器
3.4.3 升壓字線電路
3.4.4 鐘控CMOS感測放大器
3.5 地址譯碼器
3.5.1 或非門譯碼器
3.5.2 與非門譯碼器
3.5.3 傳輸管列譯碼器
3.6 只讀存儲器
3.7 閃存
3.7.1 浮柵技術
3.7.2 NOR電路實現
3.7.3 NAND電路實現
小結
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習題

第4章 雙極型邏輯電路
4.1 電流開關（發射極耦合對）
4.1.1 電流開關靜態特性的數學模型
4.1.2 對於υⅠ＞VREF的電流開關分析
4.1.3 υⅠ＜VREF時的電流開關分析
4.2 發射極耦合邏輯門
4.2.1 υⅠ=VH時的ECL門
4.2.2 υⅠ=VI時的ECL門
4.2.3 ECL門的輸入電流
4.2.4 ECL小結
4.3 ECL門的噪聲容限分析
4.3.1 VIL、VOH、VIH和VOL
4.3.2 噪聲容限
4.4 電流源的實現
4.5 ECL或-或非門
4.6 射極跟隨器
4.7 “發射極點接”及“線或”邏輯
4.7.1 射極跟隨器輸出的並聯連接
4.7.2 “線或”邏輯函數
4.8 ECL功耗-延遲特性
4.8.1 功耗
4.8.2 門延遲
4.8.3 功耗-延遲積
4.9 正射極耦合邏輯
4.10 電流型邏輯
4.10.1 CML邏輯門
4.10.2 CML邏輯電平
4.10.3 VFF供電電壓
4.10.4 高電平CML
4.10.5 降低CML功耗
4.10.6 源極耦合FET邏輯
4.11 飽和雙極型反相器
4.11.1 靜態反相器特性
4.11.2 雙極型晶體管的飽和電壓
4.11.3 負載線可視化
4.11.4 飽和BJ