Verilog Designer's Library (IE-Paperback)
暫譯: Verilog 設計師圖書館 (IE-平裝本)

Bob Zeidman, Robert M. Zeidman

Verilog Designer's Library (IE-Paperback)
  • 出版商: Prentice Hall
  • 出版日期: 1999-06-14
  • 售價: $1,007
  • 語言: 英文
  • 頁數: 432
  • ISBN: 9867594290
  • ISBN-13: 9789867594297
  • 相關分類: Verilog

    • 已絕版

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商品描述

Verilog Developer's Librarybrings together an extensive library of Verilog routines, each designed to simplify and streamline a key task in integrated circuit design. Fully documented, well organized, and provided royalty-free on CD-ROM for your personal use, these routines offer the potential to dramatically reduce your development time -- and your time to market. And if you're relatively new to Verilog, these routines also make an outstanding tutorial.KEY TOPICS:The routines are organized according to functionality, with each chapter addressing a widely-used function, including state machines, memories, memory controllers, data flow, error detection and correction, and many more. Both behavioral and RTL models are provided. From linear feedback shift registers to encrypter/decrypters, checksum and CRC code to SRAM controller code, this book offers sophisticated solutions to problems you would otherwise have to write new code to solve. Each routine is thoroughly, clearly explained -- so you'll find it exceptionally easy and convenient to adapt them as needed. The accompanying CD-ROM contains all the book's source code. MARKET:For Verilog users familiar with the basic structure of the language and want to develop real applications. Titles include: design specialists, analysts, trainers, consultants, developers, and system integrators.

Table of Contents

I. CODING TECHNIQUES.

1. General Coding Techniques.
Code Structure. Comments. Do Not Use Disable Instructions.

2. Behavioral Coding Techniques.
Eliminate Periodic Instructions. Eliminate Event Order Dependencies.

3. RTL Coding Techniques.
Synchronous Design. Allowable Uses of Asynchronous Logic.

4. Synthesis Issues.
Correlated Unknown Signals. State Machines. Optimizing Out Terms. Always Blocks.

5. Simulation Issues.
Simulate The Corner Cases. Use Code Coverage Tools. Use The Triple Equals. Use The $display And $stop Statements.

II. BASIC BUILDING BLOCKS.

6. The J-K Flip Flop.
Behavioral Code. RTL Code. Simulation Code.

7. The Shift Register.
Behavioral Code. RTL Code. Simulation Code.

8. The Counter.
Behavioral Code. RTL Code. Simulation Code.

9. The Adder.
Behavioral Code. RTL Code. Simulation Code.

III. STATE MACHINES.

10. The Moore State Machine.
Behavioral Code. RTL Code. Simulation Code.

11. The Mealy State Machine.
Behavioral Code. RTL Code. Simulation Code.

12. The One-Hot State Machine for FPGAs.
RTL Code. Simulation Code.

IV. MISCELLANEOUS COMPLEX FUNCTIONS.

13. The Linear Feedback Shift Register (LFSR).
Behavioral Code. RTL Code. Simulation Code.

14. The Encrypter/Decrypter.
Behavioral Code. RTL Code. Simulation Code.

15. The Phase Locked Loop (PLL).
Behavioral Code. RTL Code. Simulation Code.

16. The Unsigned Integer Multiplier.
Behavioral Code. RTL Code. Simulation Code.

17. The Signed Integer Multiplier.
Behavioral Code. RTL Code. Simulation Code.

V. ERROR DETECTION AND CORRECTION.

18. The Parity Generator and Checker.
Implementation Code. Simulation Code.

19. Hamming Code Logic.
Implementation Code. Simulation Code.

20. The Checksum.
Implementation Code. Simulation Code.

21. The Cyclic Redundancy Check (CRC).
Behavioral Code. RTL Code. Simulation Code.

VI. MEMORIES.

22. The Random Access Memory (RAM).
Implementation Code. Simulation Code.

23. The Dual Port RAM.
Implementation Code. Simulation Code.

24. The Synchronous FIFO.
Behavioral Code. RTL Code. Simulation Code.

25. The Synchronizing FIFO.
Behavioral Code. RTL Code. Simulation Code.

VII. MEMORY CONTROLLERS.

26. The SRAM/ROM Controller.
Behavioral Code. RTL Code. Simulation Code.

27. The Synchronous SRAM Controller.
Behavioral Code. RTL Code. Simulation Code.

28. The DRAM Controller.
Behavioral Code. RTL Code. Simulation Code.

29. The Fast Page Mode DRAM Controller.
Behavioral Code. RTL Code. Simulation Code.

Appendix A: Resources.
Glossary.

Index.

商品描述(中文翻譯)

《Verilog 開發者庫》匯集了一個廣泛的 Verilog 程式庫，每個例程都旨在簡化和精簡集成電路設計中的關鍵任務。這些例程經過充分的文檔記錄，組織良好，並在 CD-ROM 上提供免版稅供您個人使用，具有顯著減少開發時間和上市時間的潛力。如果您對 Verilog 相對較新，這些例程也提供了出色的教學資源。

**關鍵主題：** 這些例程根據功能進行組織，每章針對一個廣泛使用的功能，包括狀態機、記憶體、記憶體控制器、數據流、錯誤檢測和糾正等。提供行為模型和 RTL 模型。從線性反饋移位暫存器到加密/解密器，從檢查碼和 CRC 代碼到 SRAM 控制器代碼，本書提供了對您否則需要編寫新代碼來解決的問題的複雜解決方案。每個例程都經過徹底且清晰的解釋，因此您會發現根據需要調整它們非常簡單和方便。隨附的 CD-ROM 包含本書的所有源代碼。

**市場：** 針對熟悉 Verilog 語言基本結構並希望開發實際應用的使用者。目標讀者包括：設計專家、分析師、培訓師、顧問、開發人員和系統整合商。

**目錄**

I. 編碼技術
1. 一般編碼技術。
- 代碼結構。註解。不要使用禁用指令。
2. 行為編碼技術。
- 消除周期性指令。消除事件順序依賴。
3. RTL 編碼技術。
- 同步設計。異步邏輯的允許使用。
4. 合成問題。
- 相關的未知信號。狀態機。優化項。Always 區塊。
5. 模擬問題。
- 模擬邊界情況。使用代碼覆蓋工具。使用三重等號。使用 $display 和 $stop 語句。

II. 基本構建塊
6. J-K 觸發器。
- 行為代碼。RTL 代碼。模擬代碼。
7. 移位暫存器。
- 行為代碼。RTL 代碼。模擬代碼。
8. 計數器。
- 行為代碼。RTL 代碼。模擬代碼。
9. 加法器。
- 行為代碼。RTL 代碼。模擬代碼。

III. 狀態機
10. Moore 狀態機。
- 行為代碼。RTL 代碼。模擬代碼。
11. Mealy 狀態機。
- 行為代碼。RTL 代碼。模擬代碼。
12. FPGA 的 One-Hot 狀態機。
- RTL 代碼。模擬代碼。

IV. 雜項複雜功能
13. 線性反饋移位暫存器 (LFSR)。
- 行為代碼。RTL 代碼。模擬代碼。
14. 加密/解密器。
- 行為代碼。RTL 代碼。模擬代碼。
15. 相位鎖定迴路 (PLL)。
- 行為代碼。RTL 代碼。模擬代碼。
16. 無符號整數乘法器。
- 行為代碼。RTL 代碼。模擬代碼。
17. 有符號整數乘法器。
- 行為代碼。RTL 代碼。模擬代碼。

V. 錯誤檢測與糾正
18. 奇偶校驗生成器和檢查器。
- 實現代碼。模擬代碼。
19. 哈明碼邏輯。
- 實現代碼。模擬代碼。
20. 檢查碼。
- 實現代碼。模擬代碼。
21. 循環冗餘檢查 (CRC)。
- 行為代碼。RTL 代碼。模擬代碼。

VI. 記憶體
22. 隨機存取記憶體 (RAM)。
- 實現代碼。模擬代碼。
23. 雙埠 RAM。
- 實現代碼。模擬代碼。
24. 同步 FIFO。
- 行為代碼。RTL 代碼。模擬代碼。
25. 同步 FIFO。
- 行為代碼。RTL 代碼。模擬代碼。

VII. 記憶體控制器
26. SRAM/ROM 控制器。
- 行為代碼。RTL 代碼。模擬代碼。
27. 同步 SRAM 控制器。
- 行為代碼。RTL 代碼。模擬代碼。
28. DRAM 控制器。
- 行為代碼。RTL 代碼。模擬代碼。
29. 快速頁模式 DRAM 控制器。
- 行為代碼。RTL 代碼。模擬代碼。

附錄 A：資源。
- 詞彙表。
- 索引。

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