深入淺出玩轉 FPGA, 3/e
吳厚航
買這商品的人也買了...
-
FPGA 數位積體電路設計實務 : 使用 Verilog HDL 與 Xilinx ISE$340$333 -
$958深度學習 -
Xilinx FPGA 原理與實踐 基於 Vivado 和 Verilog HDL$270$257 -
$250FPGA 實戰訓練精粹 -
$301FPGA原理和結構 -
$214基於 STM32 的嵌入式系統應用 -
SoC FPGA 嵌入式設計和開發教程（Intel FPGA 大學計劃推薦，一線工程師實踐總結）$414$393 -
勇敢的芯伴你玩轉 Altera FPGA$354$336 -
FPGA 設計實戰演練 (邏輯篇)$330$314 -
$454軟硬件融合 — 超大規模雲計算架構創新之路 -
Verilog HDL 設計實用教程$354$336 -
詳解 FPGA：人工智能時代的驅動引擎$354$336 -
Verilog HDL 算法與電路設計 -- 通信和電腦網絡典型案例$414$393 -
集成電路系統設計$359$341 -
FPGA 時序約束與分析$414$393 -
Verilog HDL 數字設計與綜合, 2/e (本科教學版)$354$336 -
$455CPU 通識課 -
$811最優化模型：線性代數模型、凸優化模型及應用 -
IC 芯片設計中的靜態時序分析實踐$810$770 -
FPGA 可程式化邏輯設計實習：使用 Verilog HDL 與 Xilinx Vivado (第三版)(附範例光碟)$400$360 -
$449零基礎學 FPGA 設計 — 理解硬件編程思想 -
Xilinx FPGA 權威設計指南：基於 Vivado 2023 設計套件$1,188$1,129 -
超圖解 ESP32 應用實作$820$648 -
生成深度學習｜訓練機器繪畫、寫作、作曲與玩遊戲, 2/e (Generative Deep Learning: Teaching Machines to Paint, Write, Compose, and Play, 2/e)$880$695 -
資料工程基礎｜規劃和建構強大、穩健的資料系統 (Fundamentals of Data Engineering)$980$774
相關主題
商品描述
深入淺出玩轉FPGA(第3版)【博客藏經閣叢書】
本書收集整理了作者在FPGA項目實踐中的經驗點滴。書中既有常用FPGA設計方法和技巧的探討,引領讀者掌握FPGA設計的精髓;也有很多生動的項目案例分析,幫助讀者加深對重要知識點的理解,並且這些案例大都以特定的工程項目為依托,有一定的借鑒價值。此外,本書還有多個完整的項目工程實例,讓讀者從系統角度理解FPGA的開發流程。本書從工程實踐出發,旨在引領讀者學會如何在FPGA的開發設計過程中發現問題、分析問題並解決問題。本書的主要讀者對象為電子、計算機、控制及信息等相關專業的在校學生、從事FPGA/CPLD開發設計的電子工程師以及所有電子設計製作的愛好者們。
作者簡介
吳厚航(網名：特權同學)具有8年的FPGA設計和板級硬件開發經歷，專注於FPGA在數據採集、時序產生、傳輸通信等方面的應用。
擅長記錄、分析並總結各種經驗與技巧，撰寫並分享了上千篇FPGA相關博文。
活躍於各大電子技術網站的FPGA社區或版塊，個人技術博客深受廣大網友的喜愛。
目錄大綱
第一部分基礎普及
筆記1初識FPGA
一、關於FPGA的一些基本概念
二、關於FPGA的基本結構
筆記2應用領域
一、邏輯黏合與實時控制
二、信號採集處理與協議實現
三、原型驗證系統、片上系統與其他應用
筆記3開發流程
一、需求分析到模塊劃分
二、設計輸入到綜合優化
三、實現到時序收斂
四、仿真測試到板級調試
第二部分基本語法
筆記4語法學習的經驗之談
筆記5可綜合的語法子集
一、模塊聲明類語法：module…endmodule
二、端口聲明：input，output，inout
三、參數定義：parameter
四、信號類型：wire，reg等
五、比較判斷：if…else ，case…default…endcase
六、循環語句：for
七、任務定義：taskendtask
八、連續賦值：assign，問號表達式（？：）
九、always模塊
十、運算操作符
十一、賦值符號：＝和＜ ＝
筆記6代碼書寫規範
一、代碼書寫規範
二、標識符
三、格式
四、註釋
筆記7代碼風格
一、代碼風格概述
二、寄存器電路的設計方式
三、同步以及時鐘的設計原則
四、雙向引腳的控制代碼
五、提升系統性能的代碼風格
第三部分設計技巧與思想
筆記8漫談狀態機設計
一、狀態機的基本概念
二、3種不同狀態機寫法
筆記9復位設計
一、異步復位與同步復位
二、復位與亞穩態
三、異步復位、同步釋放
四、PLL配置後的複位設計
筆記10 FPGA重要設計思想及工程應用
一、速度和麵積互換原則
二、乒乓操作及串／並轉換設計
三、流水線設計
四、邏輯複製與模塊復用
五、模塊化設計
六、時鐘設計技巧
筆記11基於FPGA的跨時鐘域信號處理
一、同步設計思想
二、單向控制信號檢測
三、專用握手信號
四、搞定亞穩態
五、借助於存儲器
第四部分仿真測試
筆記12簡單的Testbench設計
一、Testbench概述
二、基本Testbench的搭建
筆記13 Testbench書寫技巧
一、封裝有用的子程序
二、關於變量的定義
三、HDL的並行性
四、結構化Testbench
五、讀／寫紊亂狀態
六、防止同時調用task
筆記14測試用例設計
一、模擬串口自收發通信
二、乘法器全覆蓋測試
三、可重用MCU讀／寫設計
第五部分時序分析
筆記15時序分析基礎
一、基本的時序分析理論
二、時鐘、建立時間和保持時間
三、基本時序路徑分析
四、reg2reg路徑的時序分析
筆記16 reg2pin時序分析案例
筆記17 pin2reg時序分析案例
筆記18基於TimeQuest的時序分析
一、從Technology Map Viewer分析Clock Setup Slack
二、基於TimeQuest的reg2reg之Tb分析
三、添加時序例外
四、多周期約束的基本用法
五、QuartusⅡ流水線均衡負載設置實例
六、讀SRAM時序約束分析
七、源同步接口的時序模型
八、recovery時序優化一例
九、基於Chip Planner的時序優化一例
第六部分實踐經驗與感悟
筆記19系統架構思想
一、FPGA到底能做什麼
二、DMA無處不在
三、圖片顯示速度測試報告
四、仲裁邏輯設計要點
五、硬件加速：用起來很美
六、數據吞吐量預估一例
七、秒殺FPGA片間通信
八、FPGA+CPU：並行處理大行其道
筆記20實踐應用技巧
一、被綜合掉的寄存器
二、Vcrilog中宏定義位寬帶來的問題
三、Verilog代碼可移植性設計
四、Cyclone器件全局時鐘盡在掌控
五、CycloneⅢ原型開發調試
六、M4K使用率
七、榨乾FPGA片上存儲資源
八、存儲器實現方式轉換
九、關於MAXⅡ上電和復位的一點討論
十、基於A1tera FPGA的LVDS配置實例
十一、用FPGA的差分輸入實現A／D轉換
十二、守株待兔，收效顯著
筆記21板級調試
一、復用引腳，陷阱多多
二、EPCS芯片的信號完整性問題
三、都是I／O弱上拉惹的禍
四、被忽略的硬件常識——I／O電氣特性
五、PLL專用輸出引腳帶來的反思
六、毛刺濾波的一些方法
七、基於FPGA的LVDS差分阻抗設計應用實例
八、使用FPGA時鍾展頻技術搞定RE測試
第七部分項目案例
筆記22 DIY邏輯分析儀
一、背景介紹
二、功能需求及模塊劃分
三、數據採集、觸發及存儲
四、基於VGA的顯示界面設計
筆記23 DIY數碼相框
一、背景介紹
二、功能需求及模塊劃分
三、SPI接口控制
四、SD卡數據存儲結構與FAT16文件系統
五、SD卡初始化及讀操作
六、 SDRAM控制器設計
七、BMP格式圖片顯示
第八部分網絡雜文
筆記24苦練基本功
一、datasheet要看原版
二、開發工具要熟練
三、焊接功底要紮實
四、不要厭煩寫文檔
筆記25永遠忠於年輕時的夢想
筆記26年輕正當時
筆記27 FPGA工程師：持守夢想or屈於現實
參考文獻
