數字電子技術（第5版）

目 錄

第1章 數字邏輯基礎 1
1.1 數制與編碼 1
1.1.1 數制 1
1.1.2 數制間的轉換 2
1.1.3 編碼 4
1.2 邏輯代數 7
1.2.1 邏輯變量與邏輯函數的概念 7
1.2.2 三種基本邏輯及其運算 7
1.2.3 復合邏輯及其運算 9
1.2.4 邏輯函數的描述 12
1.2.5 邏輯代數的定律、規則
及常用公式 13
1.3 邏輯函數化簡 15
1.3.1 邏輯函數的最簡形式 15
1.3.2 邏輯函數的代數化簡法 16
1.3.3 圖解化簡法 18
1.3.4 具有無關項的邏輯函數
及其化簡 24
1.4 硬件描述語言基礎 26
1.4.1 Verilog HDL的基本結構 26
1.4.2 基於Verilog HDL的
電路功能描述 26
本章小結 27
習題一 28
第2章 邏輯門電路 32
2.1 概述 32
2.2 半導體器件的開關特性 32
2.2.1 半導體二極管的開關特性 32
2.2.2 雙極型三極管的開關特性 34
2.2.3 MOS管的開關特性 37
2.3 分立元件門電路 39
2.3.1 二極管與門 39
2.3.2 二極管或門 40
2.3.3 三極管非門 40
2.4 TTL集成門電路 40
2.4.1 TTL集成門電路的結構 41
2.4.2 TTL門電路 43
2.5 CMOS門電路 48
2.5.1 CMOS門電路 48
2.5.2 CMOS集成電路的主要特點
和使用中應註意的問題 52
2.6 TTL電路與CMOS電路的接口 52
本章小結 55
習題二 55
第3章 組合邏輯電路 59
3.1 概述 59
3.2 組合邏輯電路的基本分析和
設計方法 60
3.2.1 組合邏輯電路的
基本分析方法 60
3.2.2 組合邏輯電路的
基本設計方法 61
3.3 常用的組合邏輯電路 63
3.3.1 全加法器 63
3.3.2 編碼器 67
3.3.3 數值比較器 71
3.3.4 解碼器 74
3.3.5 數據分配器 80
3.3.6 數據選擇器 81
3.4 組合邏輯電路的Verilog HDL描述 86
3.4.1 結構級建模 86
3.4.2 數據流建模 88
3.4.3 行為級建模 89
3.4.4 分層次的電路設計 91
3.5 組合邏輯電路中的競爭-冒險 94
3.5.1 競爭-冒險的概念
及其產生原因 94
3.5.2 消除競爭-冒險的方法 95
本章小結 98
習題三 98
第4章 觸發器 102
4.1 概述 102
4.2 電平型基本RS觸發器 102
4.2.1 與非門構成的
基本RS觸發器 102
4.2.2 或非門構成的
基本RS觸發器 104
4.2.3 電平型基本RS觸發器的
動作特點 104
4.3 時鐘控制的電平觸發器
（同步觸發器） 105
4.3.1 同步RS觸發器 105
4.3.2 同步D觸發器 107
4.3.3 同步JK觸發器 108
4.3.4 同步T觸發器和T‘觸發器 108
4.3.5 同步觸發器的動作特點 109
4.4 主從觸發器 110
4.4.1 主從RS觸發器 110
4.4.2 主從D觸發器 111
4.4.3 主從JK觸發器 112
4.5 邊沿觸發器 114
4.5.1 維持阻塞結構
正邊沿觸發器 114
4.5.2 利用傳輸延遲時間的
負邊沿觸發器 116
4.6 CMOS觸發器 117
4.6.1 帶使能端的CMOS型
D觸發器 117
4.6.2 CMOS主從D觸發器 118
4.6.3 CMOS主從JK觸發器 119
4.7 鐘控觸發器的邏輯功能
及其描述方法 119
4.7.1 鐘控觸發器按邏輯
功能的分類 119
4.7.2 觸發器的電路結構和
邏輯功能的關系 121
4.8 不同類型觸發器之間的轉換 122
4.8.1 D型觸發器轉換成
JK型觸發器 122
4.8.2 JK型觸發器轉換成
D觸發器 123
4.9 觸發器的動態參數 123
本章小結 124
習題四 124
第5章 時序邏輯電路 131
5.1 概述 131
5.2 時序邏輯電路的狀態轉換表、
狀態轉換圖和時序圖 133
5.2.1 狀態轉換表 133
5.2.2 狀態轉換圖 134
5.2.3 時序圖 134
5.3 同步時序邏輯電路的分析和
設計方法 135
5.3.1 同步時序電路的分析方法 135
5.3.2 同步時序電路的設計方法 138
5.4 異步時序電路的分析和設計方法 147
5.4.1 脈沖型異步時序電路的
分析方法 147
5.4.2 脈沖型異步時序電路的
設計方法 149
5.5 常用的時序邏輯電路 151
5.5.1 寄存器和移位寄存器
（Register and Shift
Register） 151
5.5.2 計數器 156
*5.5.3 順序脈沖發生器 173
*5.5.4 序列信號發生器 175
*5.6 時序邏輯電路中的
競爭-冒險現象 177
本章小結 180
習題五 181
第6章 脈沖信號的產生與整形 186
6.1 概述 186
6.2 時基集成電路的結構和工作原理 186
6.2.1 555時基電路的結構、
特點和封裝 186
6.2.2 555時基電路的工作原理 187
6.2.3 雙極型555時基電路和
CMOS型555時基電路的
性能比較 191
6.3 施密特觸發器 193
6.3.1 集成施密特觸發器 193
6.3.2 用555定時器接成的
施密特觸發器 195
6.3.3 施密特觸發器的應用 196
6.4 單穩態觸發器 197
6.4.1 用門電路組成的
單穩態觸發器 197
6.4.2 集成單穩態觸發器 200
6.4.3 用555時基電路構成的
單穩態觸發器 201
6.4.4 單穩態觸發器的應用 202
6.5 多諧振盪器 204
6.5.1 對稱式多諧振盪器 205
6.5.2 非對稱式多諧振盪器 207
6.5.3 環形振盪器 207
6.5.4 用施密特觸發器構成的
多諧振盪器 209
6.5.5 石英晶體多諧振盪器 209
6.5.6 用555時基電路構成的
多諧振盪器 210
*6.5.7 壓控振盪器 212
本章小結 216
習題六 217
第7章 半導體存儲器及可編程邏輯器件 220
7.1 概述 220
7.2 存儲器 221
7.2.1 只讀存儲器 221
7.2.2 隨機存儲器 226
7.2.3 存儲容量的擴展 228
7.2.4 用存儲器實現組合
邏輯函數 230
7.3 簡單可編程邏輯器件 233
7.3.1 可編程邏輯器件的
基本結構及電路的
表示方法 233
7.3.2 可編程邏輯陣列 234
7.3.3 通用可編程陣列邏輯 237
7.4 復雜可編程邏輯器件 242
7.4.1 XC9500系列器件結構 242
7.4.2 功能塊 243
7.4.3 宏單元 243
7.4.4 乘積項分配器 244
7.4.5 Fast CONNECT開關矩陣 245
7.4.6 輸入/輸出塊 245
7.4.7 JTAG邊界掃描接口 246
7.5 現場可編程門陣列（FPGA） 247
7.5.1 FPGA的基本結構 247
7.5.2 可配置邏輯塊結構 249
7.5.3 輸入/輸出塊結構 254
7.5.4 FPGA的互連資源 257
7.6 可編程邏輯器件的開發流程 259
7.6.1 EDA工具軟件 260
7.6.2 可編程邏輯器件的設計
與實現流程 260
本章小結 261
習題七 262
第8章 數/模轉換器與模/數轉換器 266
8.1 概述 266
8.2 數/模轉換器（DAC） 266
8.2.1 數/模轉換器的基本原理 266
8.2.2 具有雙極性輸出的DAC 270
8.2.3 數/模轉換器的主要
技術指標 271
8.2.4 集成DAC典型芯片 272
8.2.5 集成DAC的應用 275
8.3 模/數轉換器（ADC） 277
8.3.1 模/數轉換器的基本原理 277
8.3.2 模/數轉換器的主要
技術指標 283
8.3.3 集成ADC典型芯片 284
8.3.4 集成ADC的應用 290
本章小結 293
習題八 293
參考文獻 296