基於 NiosⅡ 的嵌入式 SoPC 系統設計與 Verilog 開發實例 (Embedded SoPC Design with Nios II Processor and Verilog Examples)

<內容簡介>

曲邦平所著的《基於NiosⅡ的嵌入式SoPC系統設計與Verilog開發實例》利用Altera FPGA開發板和Nios II軟核處理器，揭示了基於FPGA的嵌入式系統特有的硬件可編程性，採用「做中學」的模式，介紹了基於Verilog的嵌入式SoPC設計的基本概念和技術。本書通過許多實例說明軟、硬件的設計和開發過程，並給出了完整的代碼和豐富的實驗題目。
本書可作為電子工程、電腦、自動控制等專業數字系統和嵌入式系統設計等課程的本科及研究生教材或參考書，也可供數字系統和嵌入式系統設計工程師，以及已經具有多年基於Verilog的SoPC設計工作經驗的資深工程師參考。

<章節目錄>

第1章  嵌入式系統概述
  1.1  引言
    1.1.1  嵌入式系統定義
    1.1.2  示例系統
  1.2  系統設計需求
  l.3  嵌入式SoPC系統
  1.4  本書結構
  1.5  文獻註釋
第1部分  基本數字電路開發
  第2章  門級組合電路
    2.1  引言
    2.2  總則
    2.3  基本詞法元素和數據類型
    2.4  數據類型
      2.4.1  四值系統
      2.4.2  數據類型組
      2.4.3  數字的表示方法
      2.4.4  運算符
    2.5  程序框架
      2.5.1  埠聲明
      2.5.2  程序主體
      2.5.3  信號聲明
      2.5.4  另一個實例
    2.6  結構描述
    2.7  測試平臺
    2.8  文獻註釋
    2.9  推薦實驗
      2.9.1  門級greater-than電路代碼
      2.9.2  門級二進制解碼器代碼
  第3章  FPGA和EDA軟件概述
    3.1  FPGA
      3.1.1  通用FPGA器件概述
      3.1.2  Altera Cyclone II系列器件概述
    3.2  ALtera DEl和DE2開發板概述
    3.3  開發流程
    3.4  Quartus II概述
    3.5  Quartus II簡易教程
      3.5.1  創建設計工程
      3.5.2  建立測試平臺進行RTL模擬
      3.5.3  編譯工程
      3.5.4  時序分析
      3.5.5  編程FPGA器件
    3.6  ModelSim HDL模擬器的簡易教程
    3.7  文獻註釋
    3.8  推薦實驗
      3.8.1  門級greater-than電路
      3.8.2  門級二進制解碼器
  第4章  RTL組合電路
    4.1  運算符
      4.1.1  算術運算符

      4.1.2  移位運算符
      4.1.3  關係運算符和等式運算符
      4.1.4  位運算符、縮減運算符和邏輯運算符
      4.1.5  拼接運算符和複製運算符
      4.1.6  條件運算符
      4.1.7  運算符優先級
      4.1.8  表達式位長調整
      4.1.9  z和x的綜合
    4.2  組合邏輯電路的always語句塊
      4.2.1  基本語法和行為
      4.2.2  進程賦值語句
      4.2.3  變量數據類型
      4.2.4  簡單實例
    4.3  if語句
      4.3.1  語法
      4.3.2  實例
    4.4  case語句
      4.4.1  語法
      4.4.2  實例
      4.4.3  casez和casex語句
      4.4.4  全case語句和並行casc語句
    4.5  條件控制結構的路由結構
      4.5.1  優先級路由網絡
      4.5.2  多路選擇網絡
    4.6  always塊的一般編碼原則
      4.6.1  組合邏輯電路代碼的常見錯誤
      4.6.2  指南
    4.7  參數和常數
      4.7.1  常數
      4.7.2  參數
      4.7.3  Verilog.1995中參數的使用
    4.8  設計實例
      4.8.1  十六進制數的七段LED解碼器
      4.8.2  符號幅值加法器
      4.8.3  桶形移位器
      4.8.4  簡易浮點數加法器
    4.9  文獻註釋
    4.10  推薦實驗
      4.10.1  多功能桶形移位器
      4.10.2  雙優先級編碼器
      4.10.3  BCD碼增量器
      4.10.4  浮點數greater than電路
      4.10.5  浮點數和有符號整數間的轉換電路
      4.10.6  加強的浮點數加法器
  第5章  常規時序電路
    5.1  引言
      5.1.1  D觸發器和寄存器
      5.1.2  同步系統
      5.1.3  代碼開發
    5.2  觸發器和寄存器的HDL代碼

      5.2.1  D觸發器
      5.2.2  寄存器
      5.2.3  寄存器文件
      5.2.4  SRAM
  5.3  簡單的設計實例
      5.3.1  移位寄存器
      5.3.2  二進制計數器及其變形
  5.4  時序電路的測試平臺
  5.5  時序分析
      5.5.1  時序參數
      5.5.2  Quartus II中的時序考慮
  5.6  案例研究
      5.6.1  秒錶
      5.6.2  FIF0緩存器
  5.7  Cyclone II  器件的嵌入式存儲器模塊
      5.7.1  DEl開發板上的存儲器選項概述
      5.7.2  嵌入式M4K模塊概述
      5.7.3  添加嵌入式存儲器模塊的方法
      5.7.4  導出同步單口RAM的HDL模塊
      5.7.5  導出同步簡單雙口RAM的HDL模塊
      5.7.6  導出同步真雙口RAM的HDL模塊
      5.7.7  導出同步ROM的HDL模塊
      5.7.8  指定RAM初始值的HDL模塊
      5.7.9  FIFO緩存器的再模擬
  5.8  文獻註釋
  5.9  推薦實驗
      5.9.1  可編程方波發生器
      5.9.2  脈寬調製電路 
……
  第6章  FSM
  第7章  FSMD
  第8章  Verilog 精選主題
第2部分  基本NilosII 軟件開發
  第9章  Nilos II處理器概述
  第10章  Nilos II系統的引用和底層
  第11章  預先設計的Nilos II I/O外設
  第12章  預先設計的Nilos II I/O驅動和HALAPI
  第13章  中斷及中斷服務程序
第3部分  用戶I/O外設開發
  第14章  帶PIO核的用戶I/O外設
  第15章  Avalon 互連與SOPC組件
  第16章  SRAM和SDRAM控制器
  第17章  PS2鍵盤和鼠標
  第18章  VGA控制器
  第19章  音頻編解碼控制器
  第20章  SD卡控制器
第4部分  硬件加速器實例研究
  第21章  GCD加速器
  第22章  Mandelbrot 集合分形加速器
  第23章  直接數字頻率合成

參考文獻

<作者介紹>

(美)曲邦平|譯者:金明錄//門宏志
Pong P.Chu博士是美國俄亥俄州克裡夫蘭州立大學電子與電腦工程系的副教授，他講授本科生和研究生的數字系統與電腦體系結構方面的諸多課程逾十年，並從美國國家科學基金會和克裡夫蘭州立大學得到了教學基金資助。Pong P.Chu博士在數字系統設計領域有著豐富的教學和工程經驗.已出版過諸多專著和教材，在美國和其他國家廣泛使用。