NAND 快閃內存技術

[日] 有留誠一（Seiichi Aritome）

NAND 快閃內存技術
  • 出版商: 機械工業
  • 出版日期: 2025-03-02
  • 定價: $834
  • 售價: 8.5 折 $709
  • 語言: 簡體中文
  • 頁數: 330
  • 裝訂: 平裝
  • ISBN: 7111773489
  • ISBN-13: 9787111773481

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商品描述

《NAND快閃內存技術》討論了基本和先進的NAND快閃內存技術，包括NAND快閃內存的原理、儲存單元技術、多字節技術、儲存單元的微縮挑戰、可靠性和作為未來技術的3D單元。
第1章描述了NAND​​快閃內存的背景和早期歷史。
第2章描述了裝置的基本結構和操作。
接下來，第3章討論了以微縮為重點的儲存單元技術，並且第4章介紹了多電平儲存單元的先進操作。
第5章討論了微縮的物理限制。
第6章描述了NAND​​快閃內存的可靠性。
第7章研究了3D NAND快閃內存單元，並討論了結構、製程、操作、可擴展性和效能方面的優缺點。
第8章討論了3D NAND快閃內存面臨的挑戰。
最後，第9章總結並描述了未來NAND快閃內存的技術和市場前景。

 《NAND快閃內存技術》適合從事NAND快閃內存或SSD（固態硬盤）和快閃內存系統開發的工程師、研究人員和設計人員閱讀，
也可供高等院校積體電路、微電子、電子技術等專業的師生參考。

目錄大綱

譯者序
原書序
原書前言
致謝
作者簡介
第1章　引言1
1.1　背景1
1.2　概述6
參考文獻8
第2章　NAND快閃內存原理14
2.1　NAND快閃元件與結構14
2.1.1　NAND快閃內存單元結構14
2.1.2　外圍裝置16
2.2　單元操作17
2.2.1　讀操作17
2.2.2　編程與擦除操作18
2.2.3　程式設計與擦除的動力學過程23
2.2.4　程式升壓操作26
2.3　多電平單元（MLC）28
2.3.1　單元閾值電壓設定28
參考文獻29
第3章　NAND快閃內存元件31
3.1　引言31
3.2　LOCOS單元33
3.2.1　常規LOCOS單元33
3.2.2　先進LOCOS單元34
3.2.3　隔離技術35
3.2.4　可靠度38
3.3　帶浮柵翼的自對準STI單元40
3.3.1　自對準STI單元結構40
3.3.2　製備製程40
3.3.3　帶浮柵翼的自對準STI單元的特性44
3.3.4　外圍裝置特性47
3.4　無浮柵翼的自對準STI單元49
3.4.1　自對準STI單元結構49
3.4.2　製備製程51
3.4.3　STI技術52
3.4.4　自對準STI單元的特性53
3.5　平面浮柵單元55
3.5.1　結構優勢55
3.5.2　電特性56
3.6　側壁傳輸電晶體（SWATT）單元58
3.6.1　SWATT單元概念58
3.6.2　製備製程60
3.6.3　電特性62
3.7　NAND快閃內存的先進技術65
3.7.1　虛擬字線65
3.7.2　p型浮柵69
參考文獻75
第4章　多電平單元的先進操作79
4.1　引言79
4.2　緊湊Vth分佈寬度的程式操作79
4.2.1　單元Vth設定79
4.2.2　增量步進脈衝編程（ISPP）81
4.2.3　逐位驗證操作83
4.2.4　兩步驟驗證方案84
4.2.5　頁編程中的偽通過方案86
4.3　頁編程序列88
4.3.1　原頁編程方案88
4.3.2　新的頁編程方案（一）90
4.3.3　新的頁編程方案（二）92
4.3.4　全位線（ABL）架構93
4.4　TLC（3位元/單元）95
4.5　QLC（4位元/單元）99
4.6　三電平（1.5位元/單元）NAND快閃內存101
4.7　移動讀演算法103
參考文獻104
第5章　NAND快閃內存單元微縮面臨的挑戰109
5.1　引言109
5.2　讀視窗裕度（RWM）110
5.2.1　RWM的假設條件110
5.2.2　程式態Vth分佈寬度114
5.2.3　Vth窗口116
5.2.4　RWM118
5.2.5　RWM中Vth設定的依賴性118
5.3　浮柵電容耦合幹擾119
5.3.1　浮柵電容耦合幹擾模型120
5.3.2　溝道直接耦合122
5.3.3　源漏耦合124
5.3.4　空氣隙和低k材料126
5.4　程式設計電子註入展寬（EIS）129
5.4.1　程式設計EIS理論129
5.4.2　浮柵低摻雜效應133
5.5　隨機電報訊號噪聲（RTN）136
5.5.1　快閃內存單元中的RTN136
5.5.2　RTN的微縮趨勢139
5.6　單元結構挑戰143
5.7　高場限制144
5.8　少電子現象147
5.9　光刻製程限制149
5.10　變化性效應151
5.11　微縮對資料保持的影響153
5.12　小結155
參考文獻156
第6章　NAND快閃內存的可靠性163
6.1　引言163
6.2　編程/擦除循環耐久和資料保持165
6.2.1　編程/擦除方案165
6.2.2　編程/擦除循環耐久167
6.2.3　資料保持特性169
6.3　編程/擦除循環耐久和資料保持的特性分析175
6.3.1　編程/擦除循環退化175
6.3.2　應力誘導漏電流（SILC）180
6.3.3　NAND快閃內存產品中的資料保持183
6.3.4　分佈式循環測試185
6.4　讀幹擾187
6.4.1　編程/擦除方案的依賴性187
6.4.2　脫阱和SILC191
6.4.3　NAND快閃內存產品中的讀取乾擾194
6.4.4　讀幹擾中的熱載子註入機制196
6.5　編程幹擾198
6.5.1　自升壓模型198
6.5.2　熱載子註入機制202
6.5.3　溝道耦合206
6.6　不穩定的過度編程208
6.7　閾值電壓的負向偏移現象211
6.7.1　背景與實驗211
6.7.2　閾值電壓負向偏移212
6.7.3　編程速度與受害單元的閾值電壓依賴性213
6.7.4　程式條件下的載子分離217
6.7.5　模型219
6.8　小結220
參考文獻222
第7章　3D NAND快閃內存單元229
7.1　背景229
7.2　BiCS/P-BiCS231
7.2.1　BiCS的概念231
7.2.2　BiCS製備製程233
7.2.3　電特性234
7.2.4　管形BiCS239
7.3　TCAT/V-NAND243
7.3.1　TCAT結構與製備製程243
7.3.2　電特性246
7.3.3　128Gbit MLC NAND快閃內存247
7.3.4　128Gbit TLC V-NAND快閃內存249
7.4　SMArT251
7.4.1　SMArT結構的先進性251
7.4.2　電特性253
7.5　VG-NAND254
7.5.1　VG-NAND的結構與製備製程254
7.5.2　電特性256
7.6　DC-SF單元259
7.6.1　電荷陷阱型3D單元的問題259
7.6.2　DC-SF NAND快閃內存單元259
7.6.3　結果與討論264
7.6.4　微縮能力266
7.7　先進DC-SF單元267
7.7.1　DC-SF單元上的改良267
7.7.2　MCGL製程268
7.7.3　新的讀方案268
7.7.4　新的程式方案274
7.7.5　可靠性276
參考文獻277
第8章　3D NAND快閃內存面臨的挑戰282
8.1　引言282
8.2　3D NAND單元的比較283
8.3　資料保持286
8.3.1　快速初始電荷損失286
8.3.2　溫度依賴性288
8.4　編程幹擾289
8.4.1　新的程式幹擾模式289
8.4.2　編程幹擾的分析290
8.5　字線RC延遲295
8.6　單元電路波動297
8.6.1　傳導機理297
8.6.2　VG依賴性301
8.6.3　RTN303
8.6.4　「通心粉」通道的背端陷阱305
8.6.5　雷射熱退火309
8.7　堆疊單元數量310
8.8　陣列下外圍電路312
8.9　功耗314
8.10　3D NAND快閃內存未來的發展趨勢315
參考文獻317
第9章　總結321
9.1　討論與結論321
9.2　展望323
參考文獻324
附錄　術語中英文對照表327

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