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商品描述
集成電路發展到今天，單芯片內能夠集成高達百億個晶體管，在集成電路的設計中需要依靠電子設計自動化（EDA）
工具進行電路仿真、綜合、版圖設計、寄生參數提取和後彷真。
EDA工具的使用可以使設計者在虛擬的計算機環境中進行早期的設計驗證，
有效縮短了電路實體迭代驗證的時間，提高了芯片設計的成功率。
一款成功的芯片源於無數工程師成功的設計，
而成功的設計在很大程度上又取決於有效、成熟的集成電路EDA設計工具。
本書面向微電子學與固體電子學專業相關的課程教學要求和集成電路設計相關的工程應用需求，
以提高實際工程設計能力為目的，採取循序漸進的方式，介紹了進行CMOS集成電路設計時所需的EDA工具。
主要分為EDA設計工具概述、模擬集成電路EDA技術、數字集成電路EDA技術與集成電路反向分析技術等部分。
在模擬集成電路方面，依次介紹了電路設計及仿真工具Cadence Spectre、
版圖設計工具Cadence Virtuoso、版圖驗證及參數提取工具Mentor Calibre在內的各種工具的基本知識和使用方法。
在數字集成電路方面，在簡單介紹硬件描述語言Verilog HDL的基礎上，
介紹RTL仿真工具Modelsim、邏輯綜合工具Design Compiler、數字後端版圖工具IC Compiler和Encounter四大類設計工具。
*終對集成電路使用反向EDA技術進行全面的闡述。
書中配以電路設計實例，進一步分析各種EDA工具的設計輸入方法和技巧，
形成一套完整的CMOS集成電路設計流程。
本書使讀者通過實例深刻了解使用CMOS集成電路EDA工具進行設計的基本流程和方法，
可作為高等院校微電子學與固體電子學專業本科生與研究生集成電路EDA課程的實驗教材和輔導書，或者相關專業技術人員的自學參考書。
目錄大綱
第2版前言
第1版前言
第1章CMOS集成電路EDA技術 1
1.1CMOS集成電路EDA技術概述1
1.2CMOS模擬集成電路設計流程3
1.3CMOS模擬集成電路EDA工具分類5
1.4CMOS數字集成電路設計流程9
1.5CMOS數字集成電路EDA工具分類11
1.6小結13
第2章模擬電路設計及仿真工具Cadence Spectre14
2.1Spectre的特點14
2.2Spectre的仿真設計方法16
2.3Spectre與其他EDA軟件的連接17
2.4Spectre的基本操作18
2.4.1Cadence Spectre啟動設置18
2.4.2Spectre主窗口和選項介紹19
2.4.3設計庫管理器介紹22
2.4.4電路圖編輯器介紹25
2.4.5模擬設計環境介紹29
2.4.6波形顯示窗口介紹32
2.4.7波形計算器介紹37
2.5Spectre庫中的基本器件42
2.5.1無源器件42
2.5.2有源器件42
2.5.3信號源43
2.6低壓差線性穩壓器的設計與仿真45
2.7高階仿真功能與實例53
2.7.1FFT仿真53
2.7.2Monte Carlo仿真59
2.8小結65
第3章版圖設計工具Cadence Virtuoso66
3.1Virtuoso界面介紹66
3.1.1窗口標題欄68
3.1.2狀態欄69
3.1.3菜單欄69
3.1.4圖標菜單77
3.1.5設計區域79
3.1.6光標和指針79
3.1.7鼠標狀態80
3.1.8提示欄81
3.1.9層選擇窗口81
3.2Virtuoso基本操作83
3.2.1創建矩形83
3.2.2創建多邊形84
3.2.3創建路徑85
3.2.4創建標識名86
3.2.5創建器件和陣列86
3.2.6創建接觸孔88
3.2.7創建圓形圖形88
3.2.8移動命令90
3.2.9複製命令91
3.2.10拉伸命令91
3.2.11刪除命令92
3.2.12合併命令92
3.2.13選擇和放棄選擇命令93
3.2.14改變層次關係命令94
3.2.15切割命令96
3.2.16旋轉命令97
3.2.17屬性命令98
3.2.18分離命令99
3.3運算放大器版圖設計實例100
3.3.1NMOS晶體管版圖設計100
3.3.2運算放大器版圖設計106
3.4小結114
第4章模擬版圖驗證及參數提取工具Mentor Calibre115
4.1Mentor Calibre版圖驗證工具調用115
4.1.1Virtuoso Layout Editor工具啟動115
4.1.2採用Calibre圖形界面啟動118
4.1.3採用Calibre View查看器啟動118
4.2Mentor Calibre DRC驗證120
4.2.1Calibre DRC驗證簡介120
4.2.2Calibre DRC界面介紹122
4.2.3Calibre DRC驗證流程舉例128
4.3Mentor Calibre LVS驗證137
4.3.1Calibre LVS驗證簡介137
4.3.2Calibre LVS界面介紹138
4.3.3Calibre LVS驗證流程舉例149
4.4Mentor Calibre寄生參數提取158
4.4.1Calibre PEX驗證簡介158
4.4.2Calibre PEX界面介紹159
4.4.3Calibre PEX流程舉例169
4.5小結175
第5章硬件描述語言及仿真工具Modelsim176
5.1硬件描述語言及仿真概述176
5.2硬件描述語言與應用實例177
5.2.1硬件描述語言基礎177
5.2.2硬件描述語言應用實例185
5.2.3硬件描述語言的可綜合設計190
5.2.4硬件描述語言設計實例191
5.3數字電路仿真工具Modelsim195
5.3.1Modelsim的特點與應用196
5.3.2Modelsim的基本使用199
5.3.3Modelsim的進階使用208
5.4小結223
第6章數字邏輯綜合及Design Compiler224
6.1邏輯綜合概述224
6.1.1邏輯綜合的定義及發展歷程224
6.1.2邏輯綜合的流程225
6.2DesignCompiler簡介226
6.2.1DesignCompiler的功能226
6.2.2DesignCompiler的使用模式227
6.2.3DC-Tcl簡介228
6.3DesignCompiler綜合設計232
6.3.1啟動工具及初始環境配置232
6.3.2綜合庫234
6.3.3DesignCompiler綜合流程235
6.4靜態時序分析與設計約束243
6.4.1靜態時序分析243
6.4.2亞穩態245
6.4.3時鐘的約束245
6.4.4輸入輸出路徑的約束247
6.4.5組合邏輯路徑的約束248
6.4.6時間預算249
6.4.7設計環境約束250
6.4.8多時鐘同步設計約束253
6.4.9異步設計約束255
6.4.10多時鐘的時序約束256
6.5基於狀態機的交通燈綜合258
6.6小結262
第7章數字電路物理層設計工具IC Compiler263
7.1IC Compiler簡介263
7.2IC Compiler物理層設計的數據準備265
7.2.1邏輯層數據265
7.2.2物理層數據266
7.2.3設計數據266
7.3創建設計數據庫與後端數據的設置267
7.3.1邏輯庫設置267
7.3.2物理庫設置267
7.3.3其他文件設置268
7.3.4創建設計數據庫268
7.3.5庫文件檢查268
7.3.6網表導入268
7.3.7Tlu+文件設置與檢查269
7.3.8電源網絡設置269
7.3.9TIE單元設置270
7.3.10導入SDC文件並進行時序約束檢查270
7.3.11定時序優化參數271
7.4不同PVT角下綜合優化的設置方法273
7.4.1scenario的建立274
7.4.2PVT角設定274
7.5宏單元與IO佈局276
7.5.1IO佈局與芯片佈局空間創建276
7.5.2宏單元的擺放277
7.6電源網絡的設計與分析278
7.6.1設計電源和地環278
7.6.2設計電源和地條278
7.6.3連接宏單元和標准單元279
7.7標准單元的佈局與優化280
7.7.1檢查是否需要添加tap cell281
7.7.2spare cell的標識281
7.7.3檢查設計輸入文件與約束281
7.7.4確認所有路徑已經被正確地設置281
7.8時鍾樹綜合與優化283
7.8.1綜合前的檢查283
7.8.2時鍾樹綜合設置283
7.8.3執行時鍾樹綜合核心命令286
7.9芯片佈線與優化287
7.9.1佈線前的檢查287
7.9.2ICC佈線相關設置287
7.9.3天線效應簡介與設置289
7.9.4執行佈線命令290
7.10芯片ECO與設計文件導出291
7.10.1Freeze silicon ECO291
7.10.2unconstrained ECO291
7.10.3設計結果導出292
7.11小結292
第8章數字電路物理層設計工具Encounter293
8.1Encounter工具發展歷史293
8.2Encounter設計流程介紹294
8.3數據準備295
8.3.1設計數據295
8.3.2邏輯庫數據296
8.3.3物理庫數據297
8.3.4數據準備常用的指令與流程297
8.4布圖規劃與佈局301
8.4.1布圖與IO排布301
8.4.2電源網絡設計303
8.4.3標准單元的佈局與優化 303
8.4.4布圖規劃與佈局常用指令與流程304
8.5時鍾樹綜合311
8.5.1時鍾樹綜合簡介311
8.5.2時鍾樹流程與優化313
8.6芯片佈線315
8.6.1芯片佈線工具簡介315
8.6.2特殊佈線315
8.6.3一般佈線316
8.6.4芯片佈線流程與優化316
8.7芯片ECO與DFM318
8.7.1ECO流程與優化318
8.7.2DFM流程與優化321
8.8小結321
第9章集成電路反向分析EDA技術322
9.1集成電路反向分析概述322
9.1.1反向分析技術的主要應用323
9.1.2反向分析技術的主要流程325
9.1.3反向分析EDA技術326
9.2電路網表提取328
9.2.1網表提取概述328
9.2.2網表提取流程331
9.2.3模擬單元提取336
9.2.4數字單元提取344
9.2.5線網繪製與檢查346
9.2.6數據的導入和導出348
9.3電路層次化分析整理351
9.3.1電路分析整理概述351
9.3.2層次化整理流程352
9.3.3模擬電路的層次化整理354
9.3.4數字電路的層次化整理357
9.3.5整理數據的導出360
9.4小結361
參考文獻362
