片上系統測試設計與優化
孫仁傑
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商品描述
本書旨在討論片上系統（SoC）測試的相關問題，包括建模以及片上系統測試解決方案的設計和優化。需要測試的系統越來越復雜，測試數據量不斷增加，如何組織測試，即測試調度變得越來越重要。本書主要站在系統級的角度闡明模塊化SoC測試領域的諸多問題。
本書由三部分組成，在概述經典測試方法的基礎上，介紹測試大型、模塊化和異構SoC面臨的挑戰和困難，並詳細介紹作者團隊為剋服上述困難所做的研究工作。
本書由三部分組成，在概述經典測試方法的基礎上，介紹測試大型、模塊化和異構SoC面臨的挑戰和困難，並詳細介紹作者團隊為剋服上述困難所做的研究工作。
目錄大綱
目錄
第1部分經典測試方法
第1章緒論2
第2章設計流程5
2.1引言5
2.2高層級設計5
2.3基於內核的設計6
2.4時鐘8
2.5優化技術12
第3章可測性設計17
3.1引言17
3.2可測性設計方法25
3.3混合信號測試41
第4章邊界掃描42
4.1引言42
4.2邊界掃描標準42
4.3模擬測試總線48
第2部分SoC的可測性設計
第5章系統建模54
5.1引言54
5.2內核建模55
5.3源端測試建模58
5.4內核封裝器59
5.5測試訪問機制60
第6章測試沖突61
6.1引言61
6.2測試儀器的局限性61
6.3測試沖突64
6.4討論70
第7章測試功耗71
7.1引言71
7.2功耗72
7.3系統級功耗建模73
7.4功耗網的熱點建模74
7.5內核級功耗建模76
7.6討論79
第8章測試訪問機制80
8.1引言80
8.2測試訪問機制設計87
8.3測試時間分析92
第9章測試調度95
9.1引言95
9.2固定測試時間的測試調度98
9.3不固定（可變）測試時間的測試調度106
9.4最佳測試時間120
9.5集成測試調度和TAM設計127
9.6測試設計流程中的集成內核選擇131
9.7進一步研究134
第3部分SoC測試應用
第10章可重構的功耗敏感性內核封裝器136
10.1引言136
10.2背景和相關工作138
10.3可重構的功耗敏感型內核封裝器140
10.4最佳測試調度142
10.5實驗結果151
10.6結論155
第11章用於設計和優化SoC測試解決方案的綜合框架156
11.1引言156
11.2背景和相關工作157
11.3系統建模160
11.4SoC測試相關問題162
11.5啟發式算法169
11.6模擬退火算法172
11.7實驗結果175
11.8結論180
第12章基於內核設計的高效測試解決方案181
12.1引言181
12.2背景和相關工作183
12.3測試問題186
12.4我們的方法200
12.5實驗結果208
12.6結論213
第13章片上系統測試設計流程中的內核選擇214
13.1引言214
13.2背景215
13.3相關工作217
13.4問題構建220
13.5測試問題及其建模222
13.6測試設計算法227
13.7實驗結果232
13.8結論233
第14章缺陷檢測與測試調度235
14.1引言235
14.2相關工作236
14.3順序測試調度237
14.4並行測試調度238
14.5測試調度算法241
14.6實驗結果243
14.7結論246
第15章ATE內存約束下的測試向量選擇和測試調度集成247
15.1引言247
15.2相關工作249
15.3問題構建250
15.4測試質量指標251
15.5測試調度和測試向量選擇254
15.6實驗結果259
15.7結論271
附錄設計基準273
附.1引言273
附.2輸入文件的格式273
附.3Kime設計275
附.4Muresan10設計276
附.5Muresan20設計278
附.6ASIC Z279
附.7擴展ASIC Z281
附.8System L283
附.9Ericsson（愛立信）設計285
附.10System S297
參考文獻301
第1部分經典測試方法
第1章緒論2
第2章設計流程5
2.1引言5
2.2高層級設計5
2.3基於內核的設計6
2.4時鐘8
2.5優化技術12
第3章可測性設計17
3.1引言17
3.2可測性設計方法25
3.3混合信號測試41
第4章邊界掃描42
4.1引言42
4.2邊界掃描標準42
4.3模擬測試總線48
第2部分SoC的可測性設計
第5章系統建模54
5.1引言54
5.2內核建模55
5.3源端測試建模58
5.4內核封裝器59
5.5測試訪問機制60
第6章測試沖突61
6.1引言61
6.2測試儀器的局限性61
6.3測試沖突64
6.4討論70
第7章測試功耗71
7.1引言71
7.2功耗72
7.3系統級功耗建模73
7.4功耗網的熱點建模74
7.5內核級功耗建模76
7.6討論79
第8章測試訪問機制80
8.1引言80
8.2測試訪問機制設計87
8.3測試時間分析92
第9章測試調度95
9.1引言95
9.2固定測試時間的測試調度98
9.3不固定（可變）測試時間的測試調度106
9.4最佳測試時間120
9.5集成測試調度和TAM設計127
9.6測試設計流程中的集成內核選擇131
9.7進一步研究134
第3部分SoC測試應用
第10章可重構的功耗敏感性內核封裝器136
10.1引言136
10.2背景和相關工作138
10.3可重構的功耗敏感型內核封裝器140
10.4最佳測試調度142
10.5實驗結果151
10.6結論155
第11章用於設計和優化SoC測試解決方案的綜合框架156
11.1引言156
11.2背景和相關工作157
11.3系統建模160
11.4SoC測試相關問題162
11.5啟發式算法169
11.6模擬退火算法172
11.7實驗結果175
11.8結論180
第12章基於內核設計的高效測試解決方案181
12.1引言181
12.2背景和相關工作183
12.3測試問題186
12.4我們的方法200
12.5實驗結果208
12.6結論213
第13章片上系統測試設計流程中的內核選擇214
13.1引言214
13.2背景215
13.3相關工作217
13.4問題構建220
13.5測試問題及其建模222
13.6測試設計算法227
13.7實驗結果232
13.8結論233
第14章缺陷檢測與測試調度235
14.1引言235
14.2相關工作236
14.3順序測試調度237
14.4並行測試調度238
14.5測試調度算法241
14.6實驗結果243
14.7結論246
第15章ATE內存約束下的測試向量選擇和測試調度集成247
15.1引言247
15.2相關工作249
15.3問題構建250
15.4測試質量指標251
15.5測試調度和測試向量選擇254
15.6實驗結果259
15.7結論271
附錄設計基準273
附.1引言273
附.2輸入文件的格式273
附.3Kime設計275
附.4Muresan10設計276
附.5Muresan20設計278
附.6ASIC Z279
附.7擴展ASIC Z281
附.8System L283
附.9Ericsson（愛立信）設計285
附.10System S297
參考文獻301
