Nano-CMOS Circuit and Physical Design (Hardcover)
暫譯: 奈米CMOS電路與物理設計（精裝版）

Ban Wong, Anurag Mittal, Yu Cao, Greg W. Starr

Nano-CMOS Circuit and Physical Design (Hardcover)
  • 出版商: Wiley
  • 出版日期: 2004-12-01
  • 售價: $6,720
  • 貴賓價: 9.5 折 $6,384
  • 語言: 英文
  • 頁數: 393
  • 裝訂: Hardcover
  • ISBN: 0471466107
  • ISBN-13: 9780471466109
  • 相關分類: CMOS

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商品描述

Description:

Based on the authors' expansive collection of notes taken over the years, Nano-CMOS Circuit and Physical Design bridges the gap between physical and circuit design and fabrication processing, manufacturability, and yield. This innovative book covers: process technology, including sub-wavelength optical lithography; impact of process scaling on circuit and physical implementation and low power with leaky transistors; and DFM, yield, and the impact of physical implementation.

 

Table of Contents:

FOREWORD.

PREFACE.

1 NANO-CMOS SCALING PROBLEMS AND IMPLICATIONS.

1.1 Design Methodology in the Nano-CMOS Era.

1.2 Innovations Needed to Continue Performance Scaling.

1.3 Overview of Sub-100-nm Scaling Challenges and Subwavelength Optical Lithography.

1.4 Process Control and Reliability.

1.5 Lithographic Issues and Mask Data Explosion.

1.6 New Breed of Circuit and Physical Design Engineers.

1.7 Modeling Challenges.

1.8 Need for Design Methodology Changes.

1.9 Summary.

References.

PART I: PROCESS TECHNOLOGY AND SUBWAVELENGTH OPTICAL LITHOGRAPHY: PHYSICS, THEORY OF OPERATION, ISSUES, AND SOLUTIONS.

2 CMOS DEVICE AND PROCESS TECHNOLOGY.

2.1 Equipment Requirements for Front-End Processing.

2.2 Front-End-Device Problems in CMOS Scaling.

2.3 Back-End-of-Line Technology.

References.

3 THEORY AND PRACTICALITIES OF SUBWAVELENGTH OPTICAL LITHOGRAPHY.

3.1 Introduction and Simple Imaging Theory.

3.2 Challenges for the 100-nm Node.

3.3 Resolution Enhancement Techniques: Physics.

3.4 Physical Design Style Impact on RET and OPC Complexity.

3.5 The Road Ahead: Future Lithographic Technologies.

References.

PART II: PROCESS SCALING IMPACT ON DESIGN 4 MIXED-SIGNAL CIRCUIT DESIGN.

4.1 Introduction.

4.2 Design Considerations.

4.3 Device Modeling.

4.4 Passive Components.

4.5 Design Methodology.

4.6 Low-Voltage Techniques.

4.7 Design Procedures.

4.8 Electrostatic Discharge Protection.

4.9 Noise Isolation.

4.10 Decoupling.

4.11 Power Busing.

4.12 Integration Problems.

4.13 Summary.

References.

5 ELECTROSTATIC DISCHARGE PROTECTION DESIGN.

5.1 Introduction.

5.2 ESD Standards and Models.

5.3 ESD Protection Design.

5.4 Low-C ESD Protection Design for High-Speed I/O.

5.5 ESD Protection Design for Mixed-Voltage I/O.

5.6 SCR Devices for ESD Protection.

5.7 Summary.

References.

6 INPUT/OUTPUT DESIGN.

6.1 Introduction.

6.2 I/O Standards.

6.3 Signal Transfer.

6.4 ESD Protection.

6.5 I/O Switching Noise.

6.6 Termination.

6.7 Impedance Matching.

6.8 Preemphasis.

6.9 Equalization.

6.10 Conclusion.

References.

7 DRAM.

7.1 Introduction.

7.2 DRAM Basics.

7.3 Scaling the Capacitor.

7.4 Scaling the Array Transistor.

7.5 Scaling the Sense Amplifier.

7.6 Summary.

References.

8 SIGNAL INTEGRITY PROBLEMS IN ON-CHIP INTERCONNECTS.

8.1 Introduction.

8.2 Interconnect Parasitics Extraction.

8.3 Signal Integrity Analysis.

8.4 Design Solutions for Signal Integrity.

8.5 Summary.

References.

9 ULTRALOW POWER CIRCUIT DESIGN.

9.1 Introduction.

9.2 Design-Time Low-Power Techniques.

9.3 Run-Time Low-Power Techniques.

9.4 Technology Innovations for Low-Power Design.

9.5 Perspectives for Future Ultralow-Power Design.

References.

PART III: IMPACT OF PHYSICAL DESIGN ON MANUFACTURING/YIELD AND PERFORMANCE.

10 DESIGN FOR MANUFACTURABILITY.

10.1 Introduction.

10.2 Comparison of Optimal and Suboptimal Layouts.

10.3 Global Route DFM.

10.4 Analog DFM.

10.5 Some Rules of Thumb.

10.6 Summary.

References.

11 DESIGN FOR VARIABILITY.

11.1 Impact of Variations on Future Design.

11.2 Strategies to Mitigate Impact Due to Variations.

11.3 Corner Modeling Methodology for Nano-CMOS Processes.

11.4 New Features of the BSIM4 Model.

11.5 Summary.

References.

INDEX.

商品描述(中文翻譯)

描述：

根據作者多年來的廣泛筆記收集，《Nano-CMOS電路與物理設計》彌補了物理設計與電路設計及製造過程、可製造性和良率之間的差距。這本創新的書籍涵蓋了：製程技術，包括亞波長光學微影；製程縮放對電路和物理實現及低功耗漏電晶體管的影響；以及設計可製造性（DFM）、良率和物理實現的影響。

目錄：

前言。

序言。

1 NANO-CMOS縮放問題及其影響。

1.1 Nano-CMOS時代的設計方法論。

1.2 繼續性能縮放所需的創新。

1.3 亞100納米縮放挑戰及亞波長光學微影概述。

1.4 製程控制與可靠性。

1.5 光刻問題與掩模數據爆炸。

1.6 新一代電路與物理設計工程師。

1.7 建模挑戰。

1.8 設計方法論變更的必要性。

1.9 總結。

參考文獻。

第一部分：製程技術與亞波長光學微影：物理、操作理論、問題與解決方案。

2 CMOS器件與製程技術。

2.1 前端處理的設備要求。

2.2 CMOS縮放中的前端器件問題。

2.3 後端技術。

參考文獻。

3 亞波長光學微影的理論與實務。

3.1 介紹與簡單成像理論。

3.2 100納米節點的挑戰。

3.3 解析度增強技術：物理。

3.4 物理設計風格對RET和OPC複雜性的影響。

3.5 前景：未來的光刻技術。

參考文獻。

第二部分：製程縮放對設計的影響 4 混合信號電路設計。

4.1 介紹。

4.2 設計考量。

4.3 器件建模。

4.4 被動元件。

4.5 設計方法論。

4.6 低電壓技術。

4.7 設計程序。

4.8 靜電放電保護。

4.9 噪聲隔離。

4.10 去耦。

4.11 電源匯流。

4.12 整合問題。

4.13 總結。

參考文獻。

5 靜電放電保護設計。

5.1 介紹。

5.2 ESD標準與模型。

5.3 ESD保護設計。

5.4 高速I/O的低-C ESD保護設計。

5.5 混合電壓I/O的ESD保護設計。

5.6 用於ESD保護的SCR器件。

5.7 總結。

參考文獻。

6 輸入/輸出設計。

6.1 介紹。

6.2 I/O標準。

6.3 信號傳輸。

6.4 ESD保護。

6.5 I/O切換噪聲。

6.6 終端。

6.7 阻抗匹配。

6.8 預強調。

6.9 均衡。

6.10 結論。

參考文獻。

7 DRAM。

7.1 介紹。

7.2 DRAM基礎。

7.3 電容的縮放。

7.4 陣列晶體管的縮放。

7.5 感測放大器的縮放。

7.6 總結。

參考文獻。

8 晶片內互連的信號完整性問題。

8.1 介紹。

8.2 互連寄生提取。

8.3 信號完整性分析。

8.4 信號完整性的設計解決方案。

8.5 總結。

參考文獻。

9 超低功耗電路設計。

9.1 介紹。

9.2 設計時的低功耗技術。

9.3 運行時的低功耗技術。

9.4 低功耗設計的技術創新。

9.5 未來超低功耗設計的展望。

參考文獻。

第三部分：物理設計對製造/良率和性能的影響。

10 設計可製造性。

10.1 介紹。

10.2 最佳與次佳佈局的比較。

10.3 全球路由DFM。

10.4 類比DFM。

10.5 一些經驗法則。

10.6 總結。

參考文獻。

11 設計變異性。

11.1 變異對未來設計的影響。

11.2 減輕變異影響的策略。

11.3 Nano-CMOS製程的邊角建模方法。

11.4 BSIM4模型的新特性。

11.5 總結。

參考文獻。

索引。

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